FPGA中CLB電路的設計研究.pdf

1、可編程邏輯模塊(CLB)是現場可編程門陣列(FPGA)中的核心可配置邏輯單元，FPGA的邏輯功能就是靠CLB單元的配置以及大規(guī)模的CLB單元級聯(lián)來實現的。本文采用Verilog硬件描述語言來設計CLB的電路，用NC-VERILOG工具對HDL程序進行了仿真驗證，并利用華微電子系統(tǒng)有限公司長期在開發(fā)可編程芯片項目時積累的元件庫，在CADENCE軟件的schematic工具中實現了CLB的電路網表，最后通過模擬仿真驗證了電路的實際信號與時序

2、。在達到設計要求之后交付華微公司的版圖部門予以實現電路的版圖并最終應用于FPGA芯片。 設計過程首先將CLB電路劃分為邏輯電路，互連開關矩陣，使能選擇模塊，SRAM存儲及配置模塊幾大部分，再采用Verilog語言分別描述每個模塊的功能，然后參照數據手冊以及ISE產生的配置數據找出各模塊的配置規(guī)律與互連關系，最后利用各模塊之間的信號互連關系實現整體電路。在設計的程序通過仿真驗證之后，選擇臺積電0.18um工藝的華微公司的電路結構單

3、元，使用全定制電路設計方法實現CLB的電路網表。然后參考專利對電路結構進行優(yōu)化，之后在工作站中利用EDA軟件完成信號的時序檢驗，在信號時序驗證通過之后就基本完成了項目的要求。后端的版圖設計與驗證由專門的設計人員負責，在版圖完成之后就可以出帶生產芯片。 本文利用SRAM技術的在系統(tǒng)可編程特性，結合數字電路前端設計方法，實現了一種既能夠滿足作Virtex-E系列FPGA基本邏輯單元應用又可動態(tài)配置的CLB電路結構。所設計的CLB電路