基于FPGA的片上電路進(jìn)化設(shè)計(jì)研究.pdf

1、隨著社會(huì)的發(fā)展與科技的進(jìn)步，電子系統(tǒng)不斷趨于微型化、智能化，規(guī)模和復(fù)雜程度不斷增加，與此同時(shí)，電子系統(tǒng)的可靠性也已經(jīng)成為其發(fā)展過(guò)程中的巨大挑戰(zhàn)，演化硬件的出現(xiàn)為處理這一問(wèn)題提供了解決方案。演化硬件是進(jìn)化算法與可編程邏輯器件的有機(jī)結(jié)合體，它能夠像生物一樣根據(jù)環(huán)境的變化自主、動(dòng)態(tài)地調(diào)整自身結(jié)構(gòu)，提高在惡劣環(huán)境下硬件的穩(wěn)定性及可靠性，延長(zhǎng)硬件的使用壽命。現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array，F(xiàn)PGA)作

2、為可編程器件的最新發(fā)展成果，具有靈活方便、無(wú)限可重構(gòu)的特性，被廣泛用作為演化硬件的實(shí)現(xiàn)載體。將進(jìn)化算法與可進(jìn)化硬件電路在同一片F(xiàn)PGA上構(gòu)成片上演化系統(tǒng)，是將演化硬件付諸工程應(yīng)用，構(gòu)成自適應(yīng)和容錯(cuò)硬件系統(tǒng)的重要途徑。
　　本文研究了演化硬件的基本原理與關(guān)鍵技術(shù)，并在現(xiàn)場(chǎng)可編程門(mén)陣列FPGA芯上設(shè)計(jì)了NiosⅡ嵌入式軟核處理器CPU、虛擬可重構(gòu)電路解碼器VRC、在線(xiàn)評(píng)估通信模塊，并由這三個(gè)分模塊組成了片上電路在線(xiàn)進(jìn)化設(shè)計(jì)平臺(tái)，利用該

3、平臺(tái)進(jìn)行了片上電路進(jìn)化試驗(yàn)研究。主要研究?jī)?nèi)容如下:
　　1.采用笛卡爾遺傳規(guī)劃CGP作為進(jìn)化算法對(duì)電路進(jìn)化設(shè)計(jì)進(jìn)行研究，研究了染色體變異率與進(jìn)化收斂速度之間的關(guān)系，得出了在給定的基因長(zhǎng)度情況下的最優(yōu)變異位數(shù)。
　　2.研究了基于FPGA的片上電路進(jìn)化設(shè)計(jì)平臺(tái)。在FPGA芯片上利用設(shè)計(jì)的NiosⅡ嵌入式軟核處理器CPU，虛擬可重構(gòu)電路解碼器VRC、在線(xiàn)評(píng)估通信模塊，完成了片上電路進(jìn)化平臺(tái)的構(gòu)建。NiosⅡ嵌入式軟核處理器CPU

4、執(zhí)行進(jìn)化算法，通過(guò)進(jìn)化計(jì)算得出新一代種群;VRC虛擬可重構(gòu)電路解碼器對(duì)種群中的每個(gè)染色體進(jìn)行解碼，并在FPGA芯片上自動(dòng)構(gòu)建與該染色體相對(duì)應(yīng)的電路;在線(xiàn)評(píng)估通信模塊實(shí)現(xiàn)通過(guò)對(duì)構(gòu)建的電路進(jìn)行數(shù)據(jù)采集，并實(shí)時(shí)的將所采集的數(shù)據(jù)反饋到NiosⅡ軟核處理器，實(shí)現(xiàn)了電路的片上在線(xiàn)進(jìn)化設(shè)計(jì)。并通過(guò)構(gòu)建的平臺(tái)對(duì)全加器和乘法器進(jìn)行了片上電路在線(xiàn)進(jìn)化設(shè)計(jì)試驗(yàn)研究。
　　3.對(duì)同步時(shí)序電路的片上進(jìn)化設(shè)計(jì)進(jìn)行了研究。在設(shè)計(jì)的電路進(jìn)化設(shè)計(jì)平臺(tái)的基礎(chǔ)上，對(duì)V