基于FPGA的故障模擬器的設計.pdf

1、目前,人們在電路故障模擬方面的研究主要以軟件實現(xiàn)為主,在速度上往往受到本質是串行計算的計算機的制約,使其在實時性要求較高場合的應用受到了限制。因此,采用硬件化設計具有重要的意義。新一代現(xiàn)場可編程邏輯門陣列(FPGA)的出現(xiàn)以及硬件描述語言(HDL)的使用,使采用硬件實現(xiàn)故障模擬算法變得可行。
　　 本文闡述了數(shù)字集成電路測試領域相關知識,介紹了測試生成和故障模擬的基本概念,著重說明故障模擬算法的數(shù)據(jù)流程,設計了為測試生成服務的故

2、障模擬器。
　　 首先,本文對當前主流的故障模擬算法的原理及其運行過程進行詳細的研究,并分析了這些算法涉及到的數(shù)據(jù)量與操作復雜度。依據(jù)FPGA處理數(shù)據(jù)的特點,確定了具有規(guī)則數(shù)據(jù)流和固定運算次數(shù)的并行故障模擬算法作為本文故障模擬器的基本算法。
　　 其次,本文結合算法要求以及FPGA的特點,對故障模擬器進行了模塊劃分與電路結構設計,主要模塊有控制模塊、偽隨機測試向量產生器模塊、故障運算機模塊及結果處理模塊。并詳細說明了該系

3、統(tǒng)的設計思想和實現(xiàn)方案。
　　 最后,在詳細分析了故障模擬器各模塊的功能、端口連接、內部結構等的基礎上,利用硬件描述語言編寫源代碼,在Altera公司的QuartusⅡ6.0集成環(huán)境下,利用Altera的cylone系列EP1C6Q240C6芯片實現(xiàn)了各模塊功能。實驗結果表明,與軟件實現(xiàn)相比,本文提出的方法不僅可以實現(xiàn)電路故障模擬的基本功能,而且硬件資源耗費少,同時其運行速度也有了很大的提高,較好地解決了FPGA設計中速度與面積