寬帶數(shù)字接收機(jī)信號處理平臺設(shè)計.pdf

1、由于現(xiàn)代電子接收設(shè)備正處于越來越惡劣的電磁環(huán)境中，對接收系統(tǒng)的抗干擾性能提出了更高的要求，所以對于抗干擾能力和靈活性較差的模擬接收系統(tǒng)來說己經(jīng)變得越來越不能適應(yīng)。20世紀(jì)90年代開始，提出了軟件無線電概念。但由于受到模數(shù)轉(zhuǎn)換器(ADC)和數(shù)字信號處理(DSP)等技術(shù)發(fā)展水平的限制，研究數(shù)字接收機(jī)成了一種折中的方案。因此，研制高效的寬帶數(shù)字接收機(jī)對于完成寬帶通信接收系統(tǒng)的數(shù)字化改造，提高雷達(dá)、遙測等通信接收系統(tǒng)的性能，實現(xiàn)最終的軟件無線電

2、接收系統(tǒng)具有重要的意義。
　　目前數(shù)字接收機(jī)方面的研究主要集中于擴(kuò)展數(shù)字接收機(jī)的動態(tài)范圍、高效的寬帶數(shù)字下變頻(DDC)技術(shù)、實時高效數(shù)字信道化技術(shù)以及數(shù)字相干解調(diào)技術(shù)等。而伴隨FPGA性能的不斷提升和ADC芯片的不斷革新，數(shù)字接收機(jī)的綜合表現(xiàn)正穩(wěn)步提升，數(shù)字信號處理能力大幅提高。本文以單通道角跟蹤接收機(jī)為研究背景，對數(shù)字接收機(jī)預(yù)處理技術(shù)DDC和數(shù)字信道化技術(shù)進(jìn)行了深入的研究和探討，本文主要內(nèi)容如下：
　　針對某研究所某波段

3、的單通道單脈沖角跟蹤接收機(jī)需求，設(shè)計出符合要求的數(shù)字接收機(jī)的硬件實現(xiàn)方案，并就各個部分進(jìn)行介紹。數(shù)字接收機(jī)主要由高性能的ADC芯片AD9680、XILINX最新的旗艦FPGA產(chǎn)品以及性能強(qiáng)大的DSP芯片組成。采樣率高達(dá)600MHz，前端處理的帶寬為300MHz，分成16個信道同時進(jìn)行檢測和解調(diào)。AD和FPGA采用JESD204B高速鏈路技術(shù)進(jìn)行數(shù)據(jù)通信，F(xiàn)PGA和后端的DSP互聯(lián)是通過高速串行RapidIO實現(xiàn)，DSP主要工作是對其中的

4、14個信道進(jìn)行檢測和跟蹤。
　　數(shù)字接收機(jī)中 DDC功能實現(xiàn)在 AD9680芯片中完成，同時分析了常用的兩種DDC實現(xiàn)方法：低通濾波方法和多相濾波方法，AD9680中就是利用傳統(tǒng)的低通濾波方法實現(xiàn)DDC功能。經(jīng)仿真和板卡實測分析，AD9680中的DDC功能符合設(shè)計需求，將信號從中頻正確的搬移到基帶，并作兩倍抽取后功能完備實現(xiàn)。同時就JESD204B傳輸協(xié)議和傳輸方案做了介紹，單通道傳輸速率為6.0Gbps。
　　數(shù)字信道化實

5、現(xiàn)在FPGA中完成，采用基于多相濾波結(jié)構(gòu)的數(shù)字信道化模型，處理帶寬是300MHz，每個信道寬度為18.75MHz。給出了FPGA中實現(xiàn)數(shù)字信道化的模塊化設(shè)計，主要模塊包括：抽取器、符號變換、通道濾波、二級混頻以及FFT，并對FPGA占用資源進(jìn)行分析，經(jīng)MATLAB仿真和板卡實測，達(dá)到預(yù)定的設(shè)計需求。
　　最后重點介紹了高速串行RapidIO，介紹了協(xié)議構(gòu)成以及實際使用中的一些關(guān)鍵因素，包括 IP核的配置、時鐘關(guān)系說明以及鏈路發(fā)送模