片上網(wǎng)絡(luò)路由器的物理設(shè)計(jì)與驗(yàn)證.pdf

1、片上網(wǎng)絡(luò)能夠滿足深亞微米工藝下未來(lái)集成上百個(gè)IP核的復(fù)雜SoC系統(tǒng)易擴(kuò)展、低功耗、高可靠的通信要求，得到了越來(lái)越多的研究機(jī)構(gòu)的重視。但是深亞微米下的物理實(shí)現(xiàn)存在著諸多障礙，特別是未來(lái)采用NoC架構(gòu)的集成上百個(gè)IP核的芯片設(shè)計(jì)就更加復(fù)雜。本文研究片上網(wǎng)絡(luò)路由器的物理實(shí)現(xiàn)及其IP復(fù)用技術(shù)，為未來(lái)基于NoC架構(gòu)的芯片物理設(shè)計(jì)打下堅(jiān)實(shí)的理論基礎(chǔ)，具有重要意義。
　　本文通過(guò)分析深亞微米工藝下物理設(shè)計(jì)面臨的互連延遲、串?dāng)_噪聲效應(yīng)、電壓降效應(yīng)

2、以及天線效應(yīng)等問(wèn)題，掌握了深亞微米物理實(shí)現(xiàn)方法。在學(xué)習(xí)了解片上網(wǎng)絡(luò)路由器基本理論基礎(chǔ)上，運(yùn)用和艦0.18微米工藝庫(kù)，采用ACS（自動(dòng)芯片綜合）Top-down的綜合策略，完成基于XY路由算法的路由器的綜合。主要針對(duì)時(shí)鐘、芯片的設(shè)計(jì)環(huán)境、線負(fù)載模型、輸入端口的驅(qū)動(dòng)能力以及輸出端口的帶負(fù)載能力、時(shí)鐘復(fù)位網(wǎng)絡(luò)的設(shè)置、芯片的時(shí)序和面積等方面進(jìn)行有效的約束。之后運(yùn)用自動(dòng)布局布線工具SoC Encounter，按照布局前時(shí)序分析（Timing An

3、alysis）、布局規(guī)劃（Floorplan）、電源規(guī)劃（Powerplan）、布局（ Placement）、布局后時(shí)鐘樹(shù)之前時(shí)序分析、時(shí)鐘樹(shù)綜合（ Clock Tree Synthesis）、時(shí)鐘樹(shù)后時(shí)序分析、全局和詳細(xì)布線（Nanoroute）及時(shí)序優(yōu)化、添加填充單元（ Core Filler）及最終時(shí)序分析、連接性和虛擬DRC驗(yàn)證（Verify）、保存數(shù)據(jù)（Dump File）的流程，完成XY路由器的物理設(shè)計(jì)，得到布局布線信息的G

4、DSII文件。并分別運(yùn)用Calibre工具和Prime Time工具完成其物理驗(yàn)證（DRC、LVS）以及版圖后的靜態(tài)時(shí)序分析，檢查、分析、改正物理與時(shí)序違規(guī)情況。
　　根據(jù)硬IP核建模規(guī)范的要求，通過(guò)使用StarRCXT獲取了IP核的外圍互連模型，利用PrimePower提取了功耗模型，采用PrimeTime提取了IP核的時(shí)序模型，使用Abstract Generator 提取了硬IP的LEF模型。最后，利用所提取的模型，完成一個(gè)