畢業(yè)設(shè)計(jì)--片上網(wǎng)絡(luò)路由器ip核的設(shè)計(jì)與實(shí)現(xiàn)

1、<p>　　片上網(wǎng)絡(luò)路由器IP核的設(shè)計(jì)與實(shí)現(xiàn)</p><p><b>　　作 者 姓 名：</b></p><p><b>　　指 導(dǎo) 教 師：</b></p><p>　　學(xué) 院 名 稱：信息科學(xué)與工程學(xué)院</p><p>　　專 業(yè) 名 稱：電子信息工程</p>

2、<p><b>　　2011年6月</b></p><p>　　Design and realization of the routing IP</p><p>　　Core based on NoC</p><p><b>　　by </b></p><p>　　Supervisor:

3、</p><p><b>　　June 2011</b></p><p>　　畢業(yè)設(shè)計(jì)（論文）任務(wù)書</p><p>　　片上網(wǎng)絡(luò)路由器IP核的設(shè)計(jì)與實(shí)現(xiàn)</p><p><b>　　摘要</b></p><p>　　隨著半導(dǎo)體技術(shù)以及集成電路技術(shù)的飛速發(fā)展，單個(gè)芯片中IP（

4、Intellectual Property）核數(shù)量越來越多。這時(shí)基于片上總線的SoC（System-on-a-Chip）在設(shè)計(jì)上遇到了全局時(shí)鐘難以同步、地址空間有限、無法支持多節(jié)點(diǎn)并行通信等問題。將計(jì)算機(jī)網(wǎng)絡(luò)技術(shù)引入SoC設(shè)計(jì)領(lǐng)域，以片上網(wǎng)絡(luò)的形式從體系結(jié)構(gòu)上徹底解決上述問題已成為該領(lǐng)域的研究熱點(diǎn)。片上網(wǎng)絡(luò)的可升級(jí)和易擴(kuò)展性很好的滿足了新設(shè)計(jì)的要求，并逐漸發(fā)展成為片上總線之外的一種新的通信結(jié)構(gòu)。目前片上網(wǎng)絡(luò)的大部分研究基于軟件模擬器和F

5、PGA快速還原系統(tǒng)。軟件模擬器的模擬速度和精度不能兼顧?；贔PGA的快速原型系統(tǒng)能夠準(zhǔn)確快速的模擬片上網(wǎng)絡(luò)的各種行為，但目前各FPGA廠商和片上網(wǎng)絡(luò)研究機(jī)構(gòu)均未提供支持片上網(wǎng)絡(luò)設(shè)計(jì)的路由器IP核，這增加了片上網(wǎng)絡(luò)原型設(shè)計(jì)的復(fù)雜性。</p><p>　　本文設(shè)計(jì)了一種具有完整的路由功能、統(tǒng)一的對(duì)外接口、靈活的參數(shù)設(shè)定、具有全面的狀態(tài)監(jiān)測(cè)功能的片上網(wǎng)絡(luò)路由器IP核。該路由器IP核具有如下功能：能夠連接總線和用戶邏輯

6、兩種接口、路由延時(shí)可變、路由算法和數(shù)據(jù)包格式可選、緩存深度可由用戶配置、能夠搭建片上網(wǎng)絡(luò)快速原型系統(tǒng)。該路由器IP核主要由四個(gè)功能模塊組成：總線命令轉(zhuǎn)換模塊、延時(shí)可變路由模塊（路由子模塊、仲裁子模塊和交換陣列模塊），路由狀態(tài)檢測(cè)模塊、用戶自定義邏輯模塊。</p><p>　　本文主要通過modelsim仿真工具對(duì)所設(shè)計(jì)的路由節(jié)點(diǎn)各個(gè)功能模塊進(jìn)行了仿真，并在Xilinx的VirtexII Pro XUP的FPGA開

7、發(fā)板上通過串口監(jiān)測(cè)路由節(jié)點(diǎn)的狀態(tài)。</p><p>　　關(guān)鍵詞：片上網(wǎng)絡(luò)；拓?fù)浣Y(jié)構(gòu)；路由算法；路由節(jié)點(diǎn)；FPGA設(shè)計(jì) </p><p>　　The design of routing IP Core based on NoC</p><p><b>　　Abstract</b></p>

8、;<p>　　As the growing development of semiconductor technology and intergrated circuits, more and more IP cores integrated on one single chip. Some problems have become difficult to be solved in designing SoC based

9、 on chip bus. Firstly, synchronization of global clock is impossible.Secondly, address space is limited. Thirdly, chip bus can not support multi-node parrallel communication. As a consequence, the technology of computer

10、networks was transplanted into SoC design to sovle systematic problems of </p><p>　　This paper designed a router with a complete routing function, unified external interface and flexible parameter settings,

11、with a comprehensive condition monitoring function. The IP core router has the following features: the ability to connect the user logic bus and two interfaces, routing, variable delay time, optional routing algorithms a

12、nd packet formats, user-configurable cache depth. The router IP core mainly consists of four functional modules: the bus command conversion module, a variabl</p><p>　　The simulatin of this routing node was t

13、ested using the simulatin tool— Modelsim in 3*3 Mesh topology strcture. At the same time,the state of the routing node was detected by serial port in the hardware of Xilinx VirtexII Pro XUP development board. Finally, th

14、is thesis analysed the performance and improving critical tecnology of this routing node.</p><p>　　Key words:Network on Chip; Topology; Routing Algorithm; Routing node; FPGA Design</p><p><b&

15、gt;　　目錄</b></p><p>　　畢業(yè)設(shè)計(jì)（論文）任務(wù)書3</p><p><b>　　摘要4</b></p><p>　　Abstract5</p><p><b>　　目錄6</b></p><p><b>　　第一章 緒論8&l

16、t;/b></p><p>　　1.1 課題的提出、目的及意義8</p><p>　　1.2 國(guó)內(nèi)外現(xiàn)狀8</p><p>　　1.3 系統(tǒng)設(shè)計(jì)內(nèi)容10</p><p>　　1.4 論文組織結(jié)構(gòu)10</p><p>　　第二章 相關(guān)技術(shù)11</p><p>　　2.1 片上總線與

17、片上網(wǎng)絡(luò)概述11</p><p>　　2.1.1 片上總線11</p><p>　　2.1.2 片上總線的優(yōu)缺點(diǎn)11</p><p>　　2.1.3 片上網(wǎng)絡(luò)12</p><p>　　2.2 FPGA技術(shù)與IP核簡(jiǎn)介17</p><p>　　2.2.1 FPGA技術(shù)簡(jiǎn)介17</p><p

18、>　　2.2.2 IP核簡(jiǎn)介18</p><p>　　2.2.3 Xilinx ISE開發(fā)工具簡(jiǎn)介18</p><p>　　2.2.4 Xilinx EDK開發(fā)工具簡(jiǎn)介19</p><p>　　2.3 本章小結(jié)20</p><p>　　第三章 路由器IP Core的設(shè)計(jì)與實(shí)現(xiàn)21</p><p>　　3

19、.1 路由器IP Core的設(shè)計(jì)21</p><p>　　3.1.1 功能說明及模塊劃分21</p><p>　　3.1.2 路由器IP Core同步時(shí)序設(shè)計(jì)22</p><p>　　3.1.3 數(shù)據(jù)包的格式 23</p><p>　　3.1.4 參數(shù)化設(shè)計(jì)23</p>

20、<p>　　3.2 各功能模塊的設(shè)計(jì)與實(shí)現(xiàn)24</p><p>　　3.2.1 總線命令轉(zhuǎn)換模塊24</p><p>　　3.2.2 延時(shí)可變路由模塊24</p><p>　　3.2.3 路由狀態(tài)監(jiān)測(cè)模塊29</p><p>　　3.2.4 用戶自定義邏輯模塊30</p><p>　　3.3 本章小

21、結(jié)30</p><p>　　第四章 測(cè)試與結(jié)果分析31</p><p>　　4.1 路由節(jié)點(diǎn)的驗(yàn)證流程31</p><p>　　4.2 各個(gè)功能模塊仿真驗(yàn)證31</p><p>　　4.2.1 輸入緩沖區(qū)模塊仿真31</p><p>　　4.2.2 路由仲裁模塊的仿真32</p><p&

22、gt;　　4.2.3 單一路由節(jié)點(diǎn)的仿真33</p><p>　　4.2.4 狀態(tài)檢測(cè)模塊的仿真33</p><p>　　4.3 快速原型系統(tǒng)34</p><p>　　4.4 本章小結(jié)35</p><p>　　第五章 結(jié)論與展望36</p><p>　　5.1 本設(shè)計(jì)的貢獻(xiàn)和主要工作36</p>

23、<p>　　5.2 未來工作36</p><p>　　5.2.1 路由策略的進(jìn)一步擴(kuò)展36</p><p>　　5.2.2 延時(shí)可變路由模塊的進(jìn)一步擴(kuò)展37</p><p><b>　　參考文獻(xiàn)38</b></p><p><b>　　致謝40</b></p>

24、<p><b>　　緒論</b></p><p>　　本章將從課題提出的目的及意義、國(guó)內(nèi)外現(xiàn)狀、系統(tǒng)設(shè)計(jì)的主要內(nèi)容等幾個(gè)方面對(duì)本課題進(jìn)行闡述。</p><p>　　課題的提出、目的及意義</p><p>　　隨著半導(dǎo)體工藝和芯片技術(shù)的飛速發(fā)展，系統(tǒng)級(jí)芯片內(nèi)能夠集成越來越多的功能，導(dǎo)致芯片內(nèi)總線結(jié)構(gòu)的互連方式已經(jīng)無法滿足日益增長(zhǎng)的通信需

25、求。 20世紀(jì)末，為了解決傳統(tǒng)總線結(jié)構(gòu)帶來的設(shè)計(jì)問題，國(guó)外的幾個(gè)研究小組提出了一種全新的集成電路體系結(jié)構(gòu)片上網(wǎng)絡(luò)（Networks-on-chip，NoC），其主要的設(shè)計(jì)思想就是將發(fā)展的較成熟的計(jì)算機(jī)網(wǎng)絡(luò)技術(shù)運(yùn)用到芯片設(shè)計(jì)中來，以實(shí)現(xiàn)體系結(jié)構(gòu)上的改變，從而徹底解決總線結(jié)構(gòu)所帶來的問題。</p><p>　　眾所周知，芯片產(chǎn)業(yè)在過去的幾十年中一直遵守著摩爾定律，那就是每隔十八個(gè)月芯片的體積縮小一倍，芯片上晶體管的數(shù)

26、量增加一倍，但是近幾年半導(dǎo)體工藝很難在保持這個(gè)速度，原因是以往的速度提升主要靠器件尺寸的減小，但是到了13nm以下，線路延時(shí)開始超過門的傳輸延時(shí)，整個(gè)系統(tǒng)的延遲變得特別嚴(yán)重。片上網(wǎng)絡(luò)正是為了解決傳統(tǒng)總線架構(gòu)在芯片設(shè)計(jì)上的瓶頸問題而被提出的。片上網(wǎng)絡(luò)被預(yù)測(cè)能在科技快速發(fā)展的今天，取代傳統(tǒng)的總線架構(gòu)，從而突破芯片設(shè)計(jì)中的瓶頸，使摩爾定律繼續(xù)保持下去。</p><p>　　通常，片上網(wǎng)絡(luò)的研究基于軟件的模擬器或FPGA

27、實(shí)現(xiàn)的快速原型系統(tǒng)。軟件模擬器具有易操作的特點(diǎn)，但模擬速度和模擬精度無法兼顧。采用FPGA實(shí)現(xiàn)的快速原型系統(tǒng)更貼近于實(shí)際的片上網(wǎng)絡(luò)，能夠精確的模擬片上網(wǎng)絡(luò)的各種行為。并且由于采用硬件模擬，模擬速度較快。目前各FPGA廠商和研究機(jī)構(gòu)均未提供支持片上網(wǎng)絡(luò)設(shè)計(jì)的IP（Intellectual Property）核，這增加了片上網(wǎng)絡(luò)原型設(shè)計(jì)的復(fù)雜性。本文將設(shè)計(jì)并實(shí)現(xiàn)一個(gè)片上網(wǎng)絡(luò)路由器的IP核，該IP核將具有完整的路由功能、統(tǒng)一的對(duì)外接口、靈活的

28、參數(shù)設(shè)定以及全面的狀態(tài)監(jiān)測(cè)。該核能夠使用戶快速的建立所需的片上網(wǎng)絡(luò)，為片上網(wǎng)絡(luò)的研究帶來方便。</p><p><b>　　國(guó)內(nèi)外現(xiàn)狀</b></p><p>　　自從二十世紀(jì)末片上網(wǎng)絡(luò)被首次提出，在過去的十幾年里，對(duì)于片上網(wǎng)絡(luò)的研究得到了飛速的發(fā)展。路由器是片上網(wǎng)絡(luò)的重要組成部分，也是本文要重點(diǎn)研究的內(nèi)容。關(guān)于路由器的設(shè)計(jì)，國(guó)內(nèi)外已有一些相關(guān)工作。[1]介紹了能準(zhǔn)確

29、模擬現(xiàn)代路由器關(guān)鍵技術(shù)的延時(shí)路由器模型，這種模型考慮到了現(xiàn)代路由器的流水線性質(zhì)，以及流控可信路徑的延遲和在虛擬通道上對(duì)交叉端口的共享等問題，基于這個(gè)模型，該文章提出了一種適用于隨機(jī)虛擬通道的體系結(jié)構(gòu)，這種體系結(jié)構(gòu)相比于蟲洞網(wǎng)絡(luò)結(jié)構(gòu)在一定程度上減少了路由器延時(shí)，并且用這種模型得到的仿真結(jié)果相比于蟲洞路由器來說，每一跳的延時(shí)相同，但是網(wǎng)絡(luò)中的吞吐量提升了大約40%。</p><p>　　眾所周知，基于數(shù)據(jù)包的片上網(wǎng)絡(luò)

30、正越來越多的被采用在復(fù)雜的片上系統(tǒng)設(shè)計(jì)時(shí)的同構(gòu)和異構(gòu)模塊中，這些片上網(wǎng)絡(luò)的體系結(jié)構(gòu)不僅要求提供超低的延時(shí)，而且要占據(jù)較小的空間和盡可能小的能耗。未來在深亞微米時(shí)代中，由于加速老化和制造/測(cè)試的挑戰(zhàn)，可靠性變得越來越重要。[2]中針對(duì)特定目標(biāo)設(shè)計(jì)低延遲、低能耗、可靠的片上通信網(wǎng)絡(luò)，文中提出了一種新的細(xì)粒度模塊化的路由器體系結(jié)構(gòu)，此架構(gòu)采用解耦并行仲裁和更小的交叉電路來減小輸出端口的競(jìng)爭(zhēng)。此外，路由器采用一種全新的交換分配技術(shù)來減小仲裁深度

31、和改善并行性，這種模塊化設(shè)計(jì)允許在永久失效事件中片上網(wǎng)絡(luò)的適度的解耦，同時(shí)也有助于減小動(dòng)態(tài)能耗。[2]中的仿真結(jié)果表明在8*8的mesh網(wǎng)絡(luò)中，這種體系結(jié)構(gòu)在降低了4-40%的包傳輸延時(shí)和6-20%的能耗。</p><p>　　隨著片上系統(tǒng)設(shè)計(jì)中的部署的復(fù)雜程度的提升，SoC的設(shè)計(jì)受到了片上總線互連的制約。作為一種有潛力的解決方法，片上網(wǎng)絡(luò)的提出很大程度上改善了芯片的性能和功耗。[3]中提出了一種利用自適應(yīng)路由并

32、且維持一個(gè)低延遲的體系結(jié)構(gòu)。這個(gè)兩階段的流水線架構(gòu)應(yīng)用前端路由算法，隨機(jī)分配和優(yōu)化的輸出路徑選擇，其中的路由算法按照阻塞的流控，做出更好的路由決策。[3]中的仿真結(jié)果表明這種體系結(jié)構(gòu)在保持性能和片上網(wǎng)絡(luò)功耗上面是有效的。</p><p>　　當(dāng)今，由于半導(dǎo)體技術(shù)進(jìn)入深亞微米和納米時(shí)代，數(shù)億個(gè)晶體管這種復(fù)雜設(shè)計(jì)面臨著諸多問題，片上網(wǎng)絡(luò)作為一種靈活的全局通信構(gòu)造以減輕芯片設(shè)計(jì)師的壓力，在短期內(nèi)，這種通信架構(gòu)可以提供廣

33、泛的芯片通信同時(shí)也能夠減少處理多周期通信的復(fù)雜程度。從長(zhǎng)遠(yuǎn)角度來看，這個(gè)網(wǎng)絡(luò)也可以變成優(yōu)化能耗，數(shù)據(jù)傳輸和可調(diào)度計(jì)算的主要工具。[4]中設(shè)計(jì)并實(shí)現(xiàn)了一個(gè)低延遲的片上網(wǎng)絡(luò)，其中的路由節(jié)點(diǎn)在最好的情況下可以在一個(gè)單時(shí)鐘周期里路由一個(gè)分片從而減小了片上通信的延遲并且優(yōu)化了緩沖資源的有效性。[4]只是提供了一種理論，而[5]則在[4]的基礎(chǔ)上從關(guān)鍵路徑上移除了控制的開銷（router and arbitration logic）從而減小周期時(shí)間

34、和延遲。[5]的仿真結(jié)果表明，這個(gè)控制開銷的減小可以保證分片在一個(gè)單周期內(nèi)被路由而且能夠最大化有限的緩沖區(qū)資源的有效性。</p><p>　　綜上所述，目前片上網(wǎng)絡(luò)的研究主要集中于體系結(jié)構(gòu)和路由策略的改進(jìn)，對(duì)可復(fù)用的、可配置的、能用于搭建快速原型系統(tǒng)的路由器IP核并沒有相關(guān)研究，本文將設(shè)計(jì)并實(shí)現(xiàn)這種路由器IP核，期望能夠?yàn)槠暇W(wǎng)絡(luò)實(shí)驗(yàn)平臺(tái)的搭建和芯片的開發(fā)提供依據(jù)和便利。</p><p>

35、<b>　　系統(tǒng)設(shè)計(jì)內(nèi)容</b></p><p>　　本文將實(shí)現(xiàn)一個(gè)具有完整的路由功能、統(tǒng)一的對(duì)外接口、靈活的參數(shù)設(shè)定、具有全面的狀態(tài)監(jiān)測(cè)功能的片上網(wǎng)絡(luò)路由器IP核。本文將在Xilinx的XUPV2P開發(fā)板上用VHDL硬件描述語言設(shè)計(jì)并實(shí)現(xiàn)一個(gè)片上網(wǎng)絡(luò)路由器IP核以及用該IP核搭建的片上網(wǎng)絡(luò)快速原型系統(tǒng)。利用EDK和ISE在FPGA上搭建片上網(wǎng)絡(luò)原型系統(tǒng)以實(shí)現(xiàn)此IP核的基本邏輯功能—路由，同

36、時(shí)將通過讀寫RAM的方式實(shí)現(xiàn)對(duì)路由器的監(jiān)測(cè)狀態(tài)的存儲(chǔ)和讀取，另外還要對(duì)此核進(jìn)行基本的封裝，使其具有統(tǒng)一的對(duì)外接口和靈活的參數(shù)設(shè)定。最后，要用該IP核搭建片上網(wǎng)絡(luò)快速原型系統(tǒng)，以測(cè)試該IP的功能。</p><p><b>　　論文組織結(jié)構(gòu)</b></p><p>　　第一章主要介紹本文中設(shè)計(jì)的片上網(wǎng)絡(luò)路由器IP核的背景、目的以及國(guó)內(nèi)外現(xiàn)狀、系統(tǒng)設(shè)計(jì)內(nèi)容等。</p&

37、gt;<p>　　第二章主要介紹與本文設(shè)計(jì)的路由器IP核相關(guān)的知識(shí)和技術(shù)，便于系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)章節(jié)的闡述。</p><p>　　第三章從整體和局部闡述了整體路由器IP核的設(shè)計(jì)與實(shí)現(xiàn)，以及各個(gè)模塊的設(shè)計(jì)思想和實(shí)現(xiàn)過程。</p><p>　　第四章主要通過modelsim仿真和硬件電路調(diào)試驗(yàn)證了本文所設(shè)計(jì)的路由器IP核的正確性和可用性。</p><p>　　

38、第五章主要介紹了整個(gè)畢業(yè)設(shè)計(jì)階段的主要工作和未來工作中需要對(duì)此路由器IP核進(jìn)行改善和提高的不足之處。</p><p><b>　　相關(guān)技術(shù)</b></p><p>　　本章主要介紹了與本文相關(guān)的各種技術(shù)，其中包括片上總線與片上網(wǎng)絡(luò)的概述、FPGA技術(shù)與IP核簡(jiǎn)介、仿真工具與設(shè)計(jì)平臺(tái)等。</p><p>　　片上總線與片上網(wǎng)絡(luò)概述</p&g

39、t;<p><b>　　片上總線</b></p><p>　　隨著超大規(guī)模集成電路的迅速發(fā)展，半導(dǎo)體工業(yè)進(jìn)入深亞微米時(shí)代，器件特征尺寸越來越小，芯片規(guī)模越來越大，可以在單芯片上集成上百萬到數(shù)億只晶體管。如此密集的集成度使我們現(xiàn)在能夠在一小塊芯片上把以前由CPU和若干I/O接口等數(shù)塊芯片實(shí)現(xiàn)的功能集成起來，由單片集成電路構(gòu)成功能強(qiáng)大的、完整的系統(tǒng)（SoC-片上系統(tǒng)）。通常，SoC

40、的設(shè)計(jì)中需要大量的IP核復(fù)用，因?yàn)檫@種技術(shù)減少了大型系統(tǒng)設(shè)計(jì)的復(fù)雜度。而（On-Chip Bus-片上總線）是實(shí)現(xiàn)SoC中IP核連接最常見的技術(shù)手段，它以總線方式實(shí)現(xiàn)IP核之間數(shù)據(jù)通信。相比傳統(tǒng)的板上系統(tǒng)，片上總線不用驅(qū)動(dòng)底板上的信號(hào)和連接器，使用更簡(jiǎn)單，速度更快。一個(gè)片上總線規(guī)范一般需要定義各個(gè)模塊之間初始化、仲裁、請(qǐng)求傳輸、響應(yīng)、發(fā)送接收等過程中驅(qū)動(dòng)、時(shí)序、策略等關(guān)系。</p><p>　　眾所周知，基于IP

41、核設(shè)計(jì)的SoC是面相互連的，因此互連通信技術(shù)將成為IP核設(shè)計(jì)的關(guān)鍵性技術(shù)。通常，我們熟悉的互連通信結(jié)構(gòu)有三種：總線互連,點(diǎn)到點(diǎn)互連,片上網(wǎng)絡(luò)互連。圖1具體展示了上述三種互連通信結(jié)構(gòu)。</p><p>　　(1)總線互連 (2)點(diǎn)對(duì)點(diǎn)互連 (3)片上網(wǎng)絡(luò)互連</p><p>　　圖2.1 三種基本的互連通信結(jié)構(gòu)</p>&l

42、t;p><b>　　片上總線的優(yōu)缺點(diǎn)</b></p><p>　　片上總線的意義在于SoC中各個(gè)CPU Core,IP Core間的互聯(lián)通訊，對(duì)于大規(guī)模SoC設(shè)計(jì)而言也是性能瓶頸所在。其主要優(yōu)點(diǎn)如下：</p><p>　　(1)簡(jiǎn)化了硬件的設(shè)計(jì)：便于采用模塊化結(jié)構(gòu)設(shè)計(jì)方法，面向總線的微型計(jì)算機(jī)設(shè)計(jì)只要按照這些規(guī)定制作cpu插件、存儲(chǔ)器插件以及I/O插件等，將它們

43、連入總線就可工作，而不必考慮總線的詳細(xì)操作。</p><p>　　(2)簡(jiǎn)化了系統(tǒng)結(jié)構(gòu)：整個(gè)系統(tǒng)結(jié)構(gòu)清晰。連線少，底板連線可以印制化。</p><p>　　采用總線結(jié)構(gòu)的缺點(diǎn)是利用總線傳送具有分時(shí)性。當(dāng)有多個(gè)主設(shè)備同時(shí)申請(qǐng)總線的使用是必須進(jìn)行總線的仲裁。然而隨著微電子技術(shù)的發(fā)展，CMP逐漸朝著多核化（幾十或上百個(gè)核）和異構(gòu)化（即包含不同類型的核）的方向發(fā)展，傳統(tǒng)的總線結(jié)構(gòu)面臨的諸多問題，逐

44、漸成為了影響CMP性能的主要瓶頸。問題如下所述：</p><p>　　(1)帶寬限制：總線是一種共享介質(zhì)的互連結(jié)構(gòu)，某一時(shí)刻只允許一個(gè)設(shè)備使用總線。仲裁邏輯允許高優(yōu)先級(jí)的設(shè)備獲得總線的使用權(quán)，在總線被占用期間，所有其他的請(qǐng)求被阻塞，直到總線空閑。如果成百上千個(gè)IP核爭(zhēng)用一條總線，結(jié)果難以想象。這就導(dǎo)致了系統(tǒng)并發(fā)性能低和吞吐率低。</p><p>　　(2)全局同步：全局連線上的信號(hào)延遲決定

45、了系統(tǒng)的時(shí)鐘周期，并且全局時(shí)鐘會(huì)帶來時(shí)鐘歪斜的問題，驅(qū)動(dòng)遍布整個(gè)芯片的全局時(shí)鐘信號(hào)線需要消耗很多的能量，為了保持甚至提高系統(tǒng)的時(shí)鐘頻率，解決時(shí)鐘歪斜問題，和解決龐大時(shí)鐘樹所帶來的功耗問題，未來大規(guī)模多核的SoC設(shè)計(jì)必須使用全局異步局部同步(Global Asynchronous Local Synchronous, GALS)機(jī)制，每一個(gè)代理模塊工作在自己的時(shí)鐘域，而不同的資源節(jié)點(diǎn)之間則通過片上互連網(wǎng)絡(luò)進(jìn)行異步通訊。</p>

46、<p>　　(3)信號(hào)集成度：更低的電源電壓，更小的線寬，使得整個(gè)VLSI系統(tǒng)對(duì)電流中的噪聲更加敏感。而共享介質(zhì)上的更多功能部件則進(jìn)一步加重了噪聲。</p><p>　　(4)信號(hào)延遲：隨著特征尺寸的下降，連線延遲成為影響信號(hào)延遲的主要因素。總線結(jié)構(gòu)是全局控制的。在10億晶體管時(shí)代，全局的線延遲會(huì)大于時(shí)鐘周期。總線結(jié)構(gòu)的全局連線使得時(shí)鐘的偏移很難管理。</p><p>　　為

47、了突破片上總線在大規(guī)模SoC系統(tǒng)上的瓶頸，片上網(wǎng)絡(luò)這個(gè)通信結(jié)構(gòu)被提出已解決上述傳統(tǒng)總銜接夠面臨的問題。</p><p><b>　　片上網(wǎng)絡(luò)</b></p><p>　　自上個(gè)世紀(jì)90代末片上網(wǎng)絡(luò)的概念被提出以來，它被認(rèn)為是未來集成工藝下多核技術(shù)發(fā)展的必然方向。因?yàn)榛谄暇W(wǎng)絡(luò)的系統(tǒng)能夠很好的適應(yīng)大規(guī)模SoC設(shè)計(jì)中常用的全局異步局部同步的時(shí)鐘機(jī)制。其獨(dú)特的片上通信架構(gòu)

48、最早來自于并行計(jì)算機(jī)的互連網(wǎng)絡(luò)，但不同的是片上網(wǎng)絡(luò)是一個(gè)芯片上的網(wǎng)絡(luò)，所以片上網(wǎng)絡(luò)幾乎所有的拓?fù)浣Y(jié)構(gòu)都能在計(jì)算機(jī)網(wǎng)絡(luò)中找到相應(yīng)的原型，這樣對(duì)片上網(wǎng)絡(luò)的研究提供了很大的方便。片上網(wǎng)絡(luò)以其諸多的特點(diǎn)和優(yōu)勢(shì)成為研究的熱點(diǎn)，具體優(yōu)勢(shì)有如下幾個(gè)方面：</p><p>　?。?）片上網(wǎng)絡(luò)可以跨越同步和異步時(shí)鐘域或者使用不受時(shí)間約束的異步邏輯。片上網(wǎng)絡(luò)將計(jì)算機(jī)網(wǎng)絡(luò)原理和方法應(yīng)用于芯片上的設(shè)計(jì)，相比于傳統(tǒng)的芯片設(shè)計(jì)方法提高了系統(tǒng)

49、芯片的可擴(kuò)展性并且降低了芯片的功率和能耗。</p><p>　　（2）片上網(wǎng)絡(luò)的電路的鏈接中有許多共享的信號(hào)。因?yàn)樗墟溄涌梢酝瑫r(shí)傳送不同的數(shù)據(jù)包，從而可以實(shí)現(xiàn)數(shù)據(jù)的并行化，這相比于傳統(tǒng)的總線通信架構(gòu)對(duì)吞吐量和可擴(kuò)展性有了很好的改善。</p><p>　　（3）片上網(wǎng)絡(luò)實(shí)現(xiàn)了計(jì)算節(jié)點(diǎn)和通信節(jié)點(diǎn)的隔離，通過一個(gè)標(biāo)準(zhǔn)接口支持模塊化和IP復(fù)用，為系統(tǒng)測(cè)試和芯片開發(fā)提供了便利的服務(wù)，因此提高了工程

50、效率。</p><p>　　下面將分別介紹片上網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu)、包交換技術(shù)、路由策略和映射。</p><p><b>　　片上網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu)</b></p><p>　　所謂的片上網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)就是指片上網(wǎng)絡(luò)中各個(gè)節(jié)點(diǎn)之間的相互連接方式。片上網(wǎng)絡(luò)的拓?fù)湓谄暇W(wǎng)絡(luò)體系結(jié)構(gòu)中是十分重要的部分，因?yàn)樗苯記Q定了片上網(wǎng)絡(luò)中所采用的路由方式，仲裁算法以及IP

51、核的分布。通常片上網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)分為兩類，一類是直接型網(wǎng)絡(luò)拓?fù)?，另一類是間接型網(wǎng)絡(luò)拓?fù)?。因?yàn)楸菊撐氖腔谥苯有途W(wǎng)絡(luò)拓?fù)渲械?D Mesh做的片上網(wǎng)絡(luò)快速還原系統(tǒng)和IP核，所以在此詳細(xì)介紹一下2D Mesh。</p><p>　　二維網(wǎng)狀網(wǎng)絡(luò)（2D Mesh）是目前片上網(wǎng)絡(luò)研究中最常用的拓?fù)浣Y(jié)構(gòu)。其結(jié)構(gòu)是每個(gè)資源和一個(gè)通訊節(jié)點(diǎn)相連，而一個(gè)通訊節(jié)點(diǎn)與四個(gè)相鄰的通訊節(jié)點(diǎn)和一個(gè)資源相連。通訊節(jié)點(diǎn)是路由功能，并作為每個(gè)相鄰的

52、資源節(jié)點(diǎn)的網(wǎng)絡(luò)接口。本論文實(shí)驗(yàn)所做的IP核就是基于2D Mesh結(jié)構(gòu)上實(shí)現(xiàn)路由功能的通訊節(jié)點(diǎn)。圖2.2給出了一個(gè)4*4的2D Mesh 結(jié)構(gòu)。</p><p>　　圖2.2 4*4的2D Mesh結(jié)構(gòu)</p><p>　　其中的IP模塊可以是芯片上的處理器核，內(nèi)存，也可以是用戶自定義的邏輯電路。路由器與路由器之間，路由器與IP模塊之間是由一對(duì)輸入輸出通道連接，這種連接可以實(shí)現(xiàn)數(shù)據(jù)傳輸時(shí)的良

53、好并行性。在眾多拓?fù)浣Y(jié)構(gòu)中，規(guī)則的2D Mesh結(jié)構(gòu)并不是最優(yōu)的，但其以結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)和良好的復(fù)用性等特點(diǎn)，被大多數(shù)片上網(wǎng)絡(luò)研究人員采用?？偟膩碚f，直接型拓?fù)浣Y(jié)構(gòu)部署簡(jiǎn)單，可擴(kuò)展性強(qiáng)，便于設(shè)計(jì)簡(jiǎn)單高效的路由算法。</p><p>　　片上網(wǎng)絡(luò)的包交換技術(shù)</p><p>　　片上網(wǎng)絡(luò)上的包交換和計(jì)算機(jī)網(wǎng)絡(luò)中的包交換原理上大致相同，都是將數(shù)據(jù)包按照特定方法從輸入端口交換到輸出端口，片上網(wǎng)

54、絡(luò)系統(tǒng)內(nèi)常用的包交換技術(shù)主要有四種：存儲(chǔ)轉(zhuǎn)發(fā)（Store-and-Forward）、虛擬直通（Virual Cut Though）、蟲洞路由（Wormhole Routing）和偏轉(zhuǎn)路由（Deflection Routing）。下面分別介紹上述幾種包交換技術(shù)的相關(guān)概念和問題。</p><p>　?。?）存儲(chǔ)轉(zhuǎn)發(fā)是先將數(shù)據(jù)完全存儲(chǔ)，然后進(jìn)行路由決策，最后在轉(zhuǎn)發(fā)到下一個(gè)節(jié)點(diǎn)的交換機(jī)制。這種交換方式能夠保證傳輸過程中數(shù)

55、據(jù)的完整性，但是在片上網(wǎng)絡(luò)系統(tǒng)中需要較大的存儲(chǔ)空間，同時(shí)又存在較大的延遲。</p><p>　?。?）虛擬直通是將數(shù)據(jù)包劃分為多個(gè)flit，并按順序排好，將所需的路由信息放入head filt（頭微片，后續(xù)微片成為數(shù)據(jù)微片），其余的flits跟隨head之后，以“流水”的方式通過網(wǎng)絡(luò)中的路由節(jié)點(diǎn)。當(dāng)發(fā)生阻塞時(shí)，數(shù)據(jù)包就存儲(chǔ)于發(fā)生阻塞的路由節(jié)點(diǎn)緩存中，這樣每個(gè)路由節(jié)點(diǎn)只需要一個(gè)數(shù)據(jù)包大小的緩存空間即可，從而節(jié)省了大

56、量的緩存資源。圖2.4就是將數(shù)據(jù)包分片然后通過交換電路傳輸出去的流程。</p><p>　　圖2.4. 數(shù)據(jù)包分片示意圖</p><p>　?。?）蟲洞路由是目前片上網(wǎng)絡(luò)中的主流交換機(jī)制，它和虛擬直通的思想基本相同，傳輸數(shù)據(jù)時(shí)也分被分為多個(gè)flit，當(dāng)傳輸head flit時(shí)，路由節(jié)點(diǎn)選擇一條最優(yōu)路徑，記錄下數(shù)據(jù)包類型，并保持路徑通暢，知道整個(gè)數(shù)據(jù)包flit傳輸完畢。在網(wǎng)絡(luò)中沒有阻塞的情況

57、下，虛擬直通和蟲洞路由是完全一樣的。兩者的區(qū)別是發(fā)生阻塞是對(duì)被阻塞的數(shù)據(jù)包的處理：虛擬直通是將整個(gè)數(shù)據(jù)包存儲(chǔ)在緩沖區(qū)中；而蟲洞路由是將各個(gè)flit分散到各個(gè)節(jié)點(diǎn)存儲(chǔ)。</p><p>　?。?）偏轉(zhuǎn)路由并不緩存任何數(shù)據(jù)包，所有進(jìn)來的數(shù)據(jù)包被立即轉(zhuǎn)發(fā)，這樣不需要為一個(gè)特定數(shù)據(jù)包保持一條通路，一個(gè)數(shù)據(jù)包中的不同分片可以同時(shí)傳輸，提高了系統(tǒng)利用率。當(dāng)接收數(shù)據(jù)時(shí)，分片到達(dá)順序可能不同于發(fā)送順序，這就需要為每個(gè)分片編號(hào)，再

58、接收端重新組裝。此方式的網(wǎng)絡(luò)接口設(shè)計(jì)較為復(fù)雜，同時(shí)需要一個(gè)良好的擁塞控制方式來避免數(shù)據(jù)的丟失和重傳。</p><p><b>　　片上網(wǎng)絡(luò)的路由策略</b></p><p>　　片上網(wǎng)絡(luò)的路由策略要選擇一條最合適的路徑將數(shù)據(jù)包從源地址發(fā)送到目的地址。通常，路由算法按照不同的標(biāo)準(zhǔn)可以分為如下幾類：確定性路由、自適應(yīng)路由、部分自適應(yīng)路由。本文的路由算法是基于確定性路由中的

59、XY、YX和XY-YX維序路由算法。</p><p>　　表2.1 一種二位網(wǎng)格的維序路由機(jī)制</p><p>　　確定性路由的路由路徑只與源地址和目的地址有關(guān)，只要數(shù)據(jù)包中的源地址和目的地址確定了，與當(dāng)前的網(wǎng)絡(luò)狀態(tài)無關(guān)。而典型的確定性路由就是維序路由，在維序路由中，每個(gè)數(shù)據(jù)包一次只在一個(gè)維上路由，當(dāng)在這個(gè)維上到達(dá)了恰當(dāng)?shù)淖鴺?biāo)后，才按由低維到高維的順序在另外的維上路由。表1則為XY維序路由

60、算法的具體示意圖，簡(jiǎn)要概括，XY維序路由算法是先X方向，后Y方向傳送數(shù)據(jù)包。YX維序路由算法不同于XY的是先Y方向，后X方向傳送數(shù)據(jù)包。而XY—YX路由算法是根據(jù)當(dāng)前節(jié)點(diǎn)和目的節(jié)點(diǎn)的坐標(biāo)來確定數(shù)據(jù)包的傳送方向。 </p><p>　　自適應(yīng)路由其主要特點(diǎn)就是路由路徑除了與源地址和目的地址有關(guān)外，還與網(wǎng)絡(luò)的狀態(tài)有關(guān)。即對(duì)同一源/目的地址的數(shù)據(jù)包，在不同的網(wǎng)絡(luò)狀態(tài)下，它們的路由

61、路徑有可能不同。其中主要包括Christopher提到的旋轉(zhuǎn)模型路由和Chiu提到的奇偶旋轉(zhuǎn)模型路由[6]。這兩種路由算法不僅體現(xiàn)了自適應(yīng)路由的提高網(wǎng)絡(luò)帶寬飽和值的特性，而且還避免了自適應(yīng)路由在網(wǎng)絡(luò)擁塞情況下的死鎖問題[7].</p><p>　　部分自適應(yīng)的路由算法[9-11]被Hu提出。該算法將XY算法與自適應(yīng)算法相結(jié)合，當(dāng)網(wǎng)絡(luò)未發(fā)生擁塞時(shí)，使用XY路由算法，獲得低的傳輸時(shí)延；當(dāng)網(wǎng)絡(luò)發(fā)生擁塞時(shí)，使用自適應(yīng)的F

62、CFS 路由算法避免擁塞。</p><p><b>　　片上網(wǎng)絡(luò)的映射</b></p><p>　　片上網(wǎng)絡(luò)是解決片上系統(tǒng)之間各個(gè)IP核通信的主要方法。其中片上網(wǎng)絡(luò)的映射是整個(gè)片上網(wǎng)絡(luò)設(shè)計(jì)過程中最為關(guān)鍵的步驟之一。映射結(jié)果的好壞直接影響體系結(jié)構(gòu)的性能。片上網(wǎng)絡(luò)的映射問題由Hu等人首次提出[12]。該論文解決了一組應(yīng)用映射到一個(gè)規(guī)則片上網(wǎng)絡(luò)上的問題，文中提出的映射算法同

63、時(shí)考慮了應(yīng)用性能和能源消耗的優(yōu)化問題。在該論文中作者首先用形式化的方法對(duì)映射問題建模，之后采用分支定界的方法通過限制映射搜索序列的長(zhǎng)度來解決映射狀態(tài)空間爆炸的問題。Hu將以上的映射算法擴(kuò)展到不規(guī)則片上網(wǎng)絡(luò)和固定IP(Intellectual Property)的設(shè)計(jì)中[13].之后又有很多學(xué)者對(duì)片上網(wǎng)絡(luò)映射算法做了研究，如兩步遺傳算法、進(jìn)化技術(shù)算法以及蟻群算法等.使用這些啟發(fā)式算法進(jìn)行片上網(wǎng)絡(luò)映射后，映射往往存在停滯現(xiàn)象或搜索速度慢等缺

64、陷。而[14]在基本蟻群映射算法中引入了遺傳算法及解變換等優(yōu)化策略并得到了更好的優(yōu)化結(jié)果。</p><p>　　FPGA技術(shù)與IP核簡(jiǎn)介</p><p><b>　　FPGA技術(shù)簡(jiǎn)介</b></p><p>　　FPGA是英文Field Progranmmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，是一種新興的可編程邏輯器件，同時(shí)

65、也是PLD(Programmable Logic Device)與ASIC(Application Specific Intergrated Circuits)兩種技術(shù)相結(jié)合的成果。與SPLD和CPLD相比，具有更高的密度，更快的工作速度和更大的編程靈活性，被廣泛應(yīng)用在各種電子類產(chǎn)品中。</p><p>　　FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。用戶可以根

66、據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，所以在調(diào)試期間可用下載電纜配置芯片，調(diào)試完成后，將數(shù)據(jù)固化在專用的EPROM中。</p><p>　　圖2.5. FPGA的基本結(jié)構(gòu)</p><p>　　由于本文的實(shí)驗(yàn)是基于Xilinx的VirtexII pro系列的FPGA器件，所以

67、在此介紹一下Xilinx公司FPGA的內(nèi)部結(jié)構(gòu)，如圖5所示，典型的FPGA主要由三部分組成：可配置邏輯塊CLB，可編程輸入輸出塊IOB，可編程內(nèi)部連線PI。其中CLB是FPGA的基本邏輯單元，它提供了用戶所需要的邏輯功能：函數(shù)功能發(fā)生器、配置RAM功能、快速進(jìn)位邏輯。通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；IOB是為芯片外部引腳或內(nèi)部邏輯提供接口的模塊，它可編程為輸入、輸出、雙向三種方式，通常排列于芯片的四周；PI是帶有可編程節(jié)點(diǎn)和開

68、關(guān)矩陣的內(nèi)部金屬線段，這些線段為內(nèi)部各個(gè)CLB，IOB提供了連線資源，構(gòu)成特定功能的電路。改變各個(gè)CLB的功能或改變各個(gè)CLB與IOB的連接組合都能改變整個(gè)芯片的功能。由此可見，F(xiàn)PGA的功能是非常強(qiáng)大和靈活的。</p><p><b>　　IP核簡(jiǎn)介</b></p><p>　　IP（Intellectual Property）就是我們常說的知識(shí)產(chǎn)權(quán)，IP核（IP

69、core）就是將一些在數(shù)字電路中常用但比較復(fù)雜的功能塊，設(shè)計(jì)成可修改參數(shù)的通用模塊，這樣其他用戶可以直接調(diào)用這些模塊，方便地構(gòu)建不同系統(tǒng)。</p><p>　　廣義上來說，IP核可以采用軟核和硬核兩種形式提供給客戶，這兩種方式可以幫助用戶獲得在功能上經(jīng)過驗(yàn)證的設(shè)計(jì)。軟核也被稱為可綜合內(nèi)核，需要由客戶進(jìn)行綜合，并在其SoC上實(shí)現(xiàn)。而硬核則已完全實(shí)現(xiàn)（完成了版圖設(shè)計(jì)），可以直接用于制造。從技術(shù)上來說，一種設(shè)計(jì)只有生產(chǎn)

70、后才能實(shí)現(xiàn)，但是在使用硬核的情況下，實(shí)現(xiàn)的意思是指安排布局并可直接投入生產(chǎn)，而用戶只需將硬核像單個(gè)集成電路片那樣植入芯片即可，較之軟核方式更為簡(jiǎn)單。在FPGA行業(yè)，還存在一種介于軟核與硬核之間的固核，這種IP核針對(duì)摸個(gè)系列的FPGA進(jìn)行布線、優(yōu)化，以網(wǎng)表的形式提供給用戶，習(xí)慣上也認(rèn)為固核屬于硬核范疇。</p><p>　　硬核具有速度快、效率高、使用簡(jiǎn)便等優(yōu)點(diǎn)，但針對(duì)性非常強(qiáng)。軟核具有技術(shù)獨(dú)立性和可移植性強(qiáng)、定制

71、性強(qiáng)，易于集成等優(yōu)點(diǎn)，但效率相對(duì)較低。在FPGA設(shè)計(jì)中，大部分可使用的IP核以軟核的形式提供，少部分以固核的形式提供，也有個(gè)別以硬核形式提供，如Power-PC405處理器核。</p><p>　　Xilinx ISE開發(fā)工具簡(jiǎn)介</p><p>　　圖2.6 ISE 開發(fā)設(shè)計(jì)流程</p><p>　　Xilinx ISE具有界面良好、操作簡(jiǎn)單的特點(diǎn)。ISE提供了包

72、括代碼編寫、庫管理以及HDL綜合、仿真、下載等幾乎所有FPGA開發(fā)所需的功能。ISE開發(fā)流程大概分為設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)和下載等五部分。如圖6所示。</p><p>　　(1)圖形或文本輸入（Design Entry）</p><p>　　常用的設(shè)計(jì)輸入方法是硬件描述語言和原理圖設(shè)計(jì)輸入方法。原理圖輸入是一種常用的基本的輸入方法，其是利用元件庫的圖形符號(hào)和連接線在ISE的圖形編輯器中

73、作出設(shè)計(jì)原理圖。硬件描述語言輸入是利用HDL編輯器進(jìn)行自頂而下的設(shè)計(jì)輸入方法，較之原理圖輸入，有可移植性好，通用性強(qiáng)等優(yōu)點(diǎn)。</p><p>　　(2)綜合（Synthesis）</p><p>　　綜合是將行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)化為低層次模塊的組合。一般來說，綜合是針對(duì)VHDL來說的，即將VHDL描述的模型、算法、行為和功能描述轉(zhuǎn)換為FPGA/CPLD基本結(jié)構(gòu)相對(duì)應(yīng)的網(wǎng)表文件，即

74、構(gòu)成對(duì)應(yīng)的映射關(guān)系。</p><p>　　(3)仿真（Implementation）</p><p>　　ISE常使用的仿真工具主要由Modelsim和測(cè)試激勵(lì)生成器等。Modelsim是一個(gè)獨(dú)立的仿真工具，ISE集成開發(fā)環(huán)境為Modelsim預(yù)留了軟件接口，通過該接口可以從ISE直接啟動(dòng)Modelsim工具進(jìn)行仿真。仿真包括綜合后仿真和功能仿真，功能仿真就是對(duì)設(shè)計(jì)電路的邏輯功能通過Mod

75、elsim等仿真工具進(jìn)行模擬測(cè)試，通常是通過時(shí)序圖顯示輸入信號(hào)與輸出信號(hào)的關(guān)系。</p><p>　　(4)實(shí)現(xiàn)（Verification）</p><p>　　實(shí)現(xiàn)是根據(jù)所選的芯片的型號(hào)將綜合輸出的邏輯網(wǎng)表適配到具體器件上。ISE的實(shí)現(xiàn)過程分為：翻譯、映射、布局布線三個(gè)步驟。</p><p>　　(5)下載（Download）</p><p&g

76、t;　　下載就是將已經(jīng)仿真實(shí)現(xiàn)的程序下載到開發(fā)板上，進(jìn)行在線調(diào)試。</p><p>　　Xilinx EDK開發(fā)工具簡(jiǎn)介</p><p>　　EDK是Embedded Development Kit的縮寫，即嵌入式開發(fā)套件。Xilinx在EDK集成開發(fā)環(huán)境中，為設(shè)計(jì)人員提供了使用方便而完備的軟件編譯調(diào)試工具。主要包括XPS工具和SDk工具，XPS工具完成主要軟/硬件設(shè)計(jì)調(diào)試工作，SDK工具

77、用于設(shè)計(jì)和調(diào)試應(yīng)用軟件。利用EDK進(jìn)行設(shè)計(jì)的完整流程包括硬件設(shè)計(jì)與調(diào)試，軟件設(shè)計(jì)與調(diào)試，以及仿真等。具體流程圖如圖2.7所示。</p><p>　　(1)硬件設(shè)計(jì)與調(diào)試</p><p><b>　　1)創(chuàng)建硬件平臺(tái)。</b></p><p>　　2)定制IP核，用戶自主設(shè)計(jì)符合需求的專用外設(shè)。</p><p>　　3)生

78、成硬件流文件，生成網(wǎng)表和比特流文件。</p><p>　　4)下載硬件流文件，使用JTAG編程電纜燒錄在FPGA上。</p><p>　　5)生成仿真文件，可選擇行為級(jí)、結(jié)構(gòu)級(jí)、時(shí)序級(jí)仿真方式。</p><p>　　(2)軟件設(shè)計(jì)與調(diào)試</p><p>　　1)設(shè)置軟件屬性，使用EDK工具確定軟件的操作系統(tǒng)、庫、外設(shè)驅(qū)動(dòng)等屬性。</p&

79、gt;<p>　　2)生成可執(zhí)行軟件代碼，編譯并生成elf格式的可執(zhí)行代碼。</p><p>　　3)生成BSP和庫文件。</p><p>　　4)使用XMD工具調(diào)試，通過JTAG編程電纜在線調(diào)試，下載可執(zhí)行軟件代碼，控制執(zhí)行，并監(jiān)控相關(guān)信息。</p><p>　　圖2.7 EDK設(shè)計(jì)流程圖</p><p><b>　

80、　本章小結(jié)</b></p><p>　　本章主要從片上總線與片上網(wǎng)絡(luò)的概述、FPGA技術(shù)與IP核簡(jiǎn)介、仿真工具與設(shè)計(jì)平臺(tái)等方面對(duì)本課題中要涉及到的相關(guān)理論背景及技術(shù)進(jìn)行了簡(jiǎn)要介紹，同時(shí)針對(duì)其中的每一方面又分小節(jié)有所側(cè)重地做了詳細(xì)說明，便于后續(xù)章節(jié)中相關(guān)內(nèi)容的闡述。</p><p>　　路由器IP Core的設(shè)計(jì)與實(shí)現(xiàn)</p><p>　　本章主要介紹了路

81、由器IP Core的設(shè)計(jì)與實(shí)現(xiàn)，其中包括路由器IP Core的模塊的劃分、各個(gè)功能模塊的設(shè)計(jì)與實(shí)現(xiàn)、設(shè)計(jì)中涉及到的算法與思想等。</p><p>　　路由器IP Core的設(shè)計(jì)</p><p>　　此路由器IP核是基于Xilinx公司的VirtexII Pro XUP的實(shí)驗(yàn)板設(shè)計(jì)的，主要采用VHDL硬件描述語言設(shè)計(jì)并實(shí)現(xiàn)一個(gè)路由器IP核以及用該IP核搭建的片上網(wǎng)絡(luò)快速原型系統(tǒng)。利用EDK和

82、ISE在FPGA上搭建硬件模型以實(shí)現(xiàn)此IP核的基本邏輯功能-路由。該IP核是人們廣義上定義的軟核，因此，此IP核的設(shè)計(jì)就應(yīng)該體現(xiàn)出軟核的靈活性、可移植、可定制性等特點(diǎn)。對(duì)不同的網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)與不同的路由算法，網(wǎng)絡(luò)路由單元的結(jié)構(gòu)會(huì)有所不同，本實(shí)驗(yàn)將針對(duì)較為直觀、且最常用的2D Mesh網(wǎng)絡(luò)結(jié)構(gòu)進(jìn)行設(shè)計(jì)。為了滿足以上特點(diǎn)，同時(shí)又因?yàn)镕PGA有豐富的系統(tǒng)資源，所以我們采用了一種基于存儲(chǔ)轉(zhuǎn)發(fā)的路由策略，該結(jié)構(gòu)有如下特點(diǎn)：控制結(jié)構(gòu)簡(jiǎn)單、系統(tǒng)開銷小；

83、提供基于優(yōu)先級(jí)調(diào)度的確保通信服務(wù)，為片上網(wǎng)絡(luò)提供更高的服務(wù)質(zhì)量；采用維序路由算法，以避免死鎖的發(fā)生；提供統(tǒng)一的對(duì)外接口、靈活的參數(shù)設(shè)定，方便快速建立用戶所需的片上網(wǎng)絡(luò)；采用局部同步設(shè)計(jì)思想，以消除電路中可能產(chǎn)生的毛刺現(xiàn)象。</p><p><b>　　功能說明及模塊劃分</b></p><p>　　該路由器IP核具有如下功能：能夠連接總線和用戶邏輯兩種接口、路由延時(shí)可

84、變、路由算法和數(shù)據(jù)包格式、緩存深度可由用戶配置、能夠搭建片上網(wǎng)絡(luò)快速原型系統(tǒng)。如圖3.1所示，根據(jù)IP核要實(shí)現(xiàn)的功能，本IP核可以分成四個(gè)功能模塊，各個(gè)模塊所要完成的功能如下：</p><p>　?。?）總線命令轉(zhuǎn)換功能</p><p>　　總線命令轉(zhuǎn)換模塊通過總線接口將Power PC處理器發(fā)來的數(shù)據(jù)包暫存在用戶可見的寄存器中，并按照時(shí)序轉(zhuǎn)換規(guī)則將其轉(zhuǎn)化為該路由器IP核可識(shí)別的時(shí)序命令，

85、同時(shí)還可將路由器IP核接收的時(shí)序命令轉(zhuǎn)化為數(shù)據(jù)包存放于寄存器中。這樣，用戶就能夠從相應(yīng)的寄存器中將接收到的數(shù)據(jù)包讀取出來。</p><p>　?。?）延時(shí)可變路由功能</p><p>　　延時(shí)可變路由器主要由兩部分組成，一部分是快速的路由模塊，另一部分是延時(shí)模塊，其中，快速路由模塊是實(shí)現(xiàn)具體的路由功能，主要由三部分構(gòu)成：輸入緩沖區(qū)、路由仲裁模塊、交換陣列。當(dāng)其接收到直連接口和總線接口發(fā)來的

86、數(shù)據(jù)包后，首先將數(shù)據(jù)包路由信息(源地址、目的地址、數(shù)據(jù)包ID)從數(shù)據(jù)包提取出來，發(fā)送至路由仲裁模塊，若仲裁出的輸出端口空閑，則將這個(gè)數(shù)據(jù)包通過交換陣列由此端口發(fā)送出去，若忙碌，則等待直至輸出端口空閑?？焖俾酚赡K在沒有輸出端口競(jìng)爭(zhēng)的情況下會(huì)在三個(gè)時(shí)鐘上升完成沿將數(shù)據(jù)包轉(zhuǎn)發(fā)出去的工作，第一個(gè)時(shí)鐘上升沿在輸入緩沖區(qū)用于對(duì)輸入端口的數(shù)據(jù)包的緩存，第二個(gè)時(shí)鐘上升沿在路由仲裁模塊用于對(duì)輸入數(shù)據(jù)包的路由，第三個(gè)時(shí)鐘上升沿在交換陣列用于將數(shù)據(jù)包發(fā)送至

87、輸出端口。而延時(shí)模塊是根據(jù)用戶設(shè)定的時(shí)間進(jìn)行延時(shí)，延時(shí)之后將執(zhí)行路由功能。另外，此路由器又是可變的，即用最短的時(shí)間完成所需的功能，若用戶設(shè)定的時(shí)間比完成功能的時(shí)間長(zhǎng)，則用延時(shí)模塊延時(shí)到用戶設(shè)定的時(shí)間。</p><p>　　圖3.1 IP核設(shè)計(jì)框圖</p><p>　?。?）監(jiān)測(cè)狀態(tài)存儲(chǔ)功能</p><p>　　監(jiān)測(cè)狀態(tài)監(jiān)測(cè)模塊通過開發(fā)板上的雙口RAM將路由器IP核中

88、的數(shù)據(jù)包ID、數(shù)據(jù)包接收時(shí)刻、數(shù)據(jù)包發(fā)出時(shí)刻進(jìn)行存儲(chǔ)，用戶可以通過另一個(gè)接口將存儲(chǔ)的內(nèi)容讀取出來以便實(shí)時(shí)監(jiān)測(cè)。</p><p>　?。?）用戶自定義邏輯功能</p><p>　　如圖8所示，此路由器IP核有兩種接口，一種是總線接口，另一種是用戶自定義邏輯。設(shè)計(jì)這種接口有兩個(gè)目的，一是實(shí)驗(yàn)所用開發(fā)板上的的硬處理器核PPC只有兩個(gè)，要是僅僅使用兩個(gè)PPC來發(fā)送數(shù)據(jù)包，顯然搭建片上網(wǎng)絡(luò)快速原型系

89、統(tǒng)是明顯不夠的。另一目的是因?yàn)橛脩糇远x邏輯完全是采用純邏輯電路設(shè)計(jì)的，所以此路由器IP Core既可以使用在具有處理器的系統(tǒng)中，又可以使用在純邏輯電路系統(tǒng)中了.</p><p>　　路由器IP Core同步時(shí)序設(shè)計(jì)</p><p>　　數(shù)字時(shí)序電路一般分為異步時(shí)序和同步時(shí)序。異步時(shí)序電路采用組合邏輯，它的特點(diǎn)是任意時(shí)刻的穩(wěn)定輸出僅取決于該時(shí)刻的輸入信號(hào)，而與時(shí)鐘信號(hào)沒有任何關(guān)系。同步時(shí)序

90、電路一般采用觸發(fā)器，它的特點(diǎn)是任一時(shí)刻的輸出不僅決定于該時(shí)刻的輸入，而且和電路的原狀態(tài)有關(guān)。通常，它的輸出邏輯被同一個(gè)時(shí)鐘的上升沿（或者下降沿）控制。異步邏輯的輸出會(huì)由于不同信號(hào)到達(dá)最后一個(gè)組合邏輯單元傳輸延遲的不同而產(chǎn)生毛刺現(xiàn)象。而由于時(shí)鐘端口、清零和置位端口對(duì)毛刺信號(hào)十分敏感，任何一點(diǎn)毛刺都可能使系統(tǒng)出錯(cuò)。因此，在IP Core的設(shè)計(jì)中盡可能使用同步電路。</p><p>　　在此IP Core的硬件電路設(shè)計(jì)

91、中，輸入緩沖區(qū)的數(shù)據(jù)存儲(chǔ)和讀取、路由仲裁中的定時(shí)器以及交換陣列的數(shù)據(jù)交換都發(fā)生在時(shí)鐘上升沿，來實(shí)現(xiàn)信號(hào)的同步。因此，每個(gè)路由節(jié)點(diǎn)從數(shù)據(jù)包的接收到數(shù)據(jù)包的轉(zhuǎn)發(fā)大概需要3個(gè)時(shí)鐘的延遲。</p><p>　　數(shù)據(jù)包的格式 </p><p>　　圖3.2 數(shù)據(jù)包格式示意圖</p><p>　　由于VirtexII Pro XU

92、P開發(fā)板總線PLB具有64位數(shù)據(jù)總線，支持32/64位主從操作。為了搭建不同規(guī)模的片上網(wǎng)絡(luò)快速原型系統(tǒng)，應(yīng)該盡量減少每個(gè)IP核占用的開發(fā)板資源。所以，此IP核的設(shè)計(jì)采用32位的數(shù)據(jù)包。在header中，包括源地址SA（Source Address）、目的地址DA（Destination Address）和數(shù)據(jù)包ID。其中數(shù)據(jù)包ID用來唯一標(biāo)識(shí)某一數(shù)據(jù)包，以便狀態(tài)檢測(cè)模塊能夠記錄哪個(gè)數(shù)據(jù)包何時(shí)到達(dá)何時(shí)發(fā)出這個(gè)狀態(tài)，這樣，在數(shù)據(jù)包的傳輸過程

93、中，就可以實(shí)時(shí)記錄一些狀態(tài)量，保證最后統(tǒng)計(jì)結(jié)果的有效性。源地址和目的地址則是被路由算法進(jìn)行譯碼后判定路由路徑使用的。其余bit位則是我們要發(fā)送的源數(shù)據(jù)。本文所采用的數(shù)據(jù)包格式分為兩種，如圖3.2所示。用戶可根據(jù)其需要搭建的網(wǎng)絡(luò)大小選擇數(shù)據(jù)包格式，第一種數(shù)據(jù)包的SA、DA地址各占4個(gè)bit位，適用于4*4一下規(guī)模的片上網(wǎng)絡(luò)快速原型系統(tǒng)，而第二種數(shù)據(jù)包格式的SA、DA地址各占8位，能夠支持此IP核搭建更大的片上網(wǎng)絡(luò)快速原型系統(tǒng)。</p

94、><p><b>　　參數(shù)化設(shè)計(jì)</b></p><p>　　隨著FPGA制造工藝的不斷進(jìn)步，越來越多的應(yīng)用可以在FPGA中實(shí)現(xiàn)，設(shè)計(jì)的可移植性成為十分重要的問題。用于FPGA設(shè)計(jì)的HDL語言具有很好的可移植性，但是進(jìn)行完整的參數(shù)化設(shè)計(jì)才能充分利用芯片的資源，使設(shè)計(jì)具有更好的可移植。采用參數(shù)化的方法進(jìn)行FPGA設(shè)計(jì)，可以為不同規(guī)模的芯片動(dòng)態(tài)指定不同數(shù)目的運(yùn)算單元。<

95、/p><p>　　基于綜合工具的參數(shù)化是指應(yīng)用綜合工具提供的參數(shù)化功能，通過VHDL語句完成對(duì)關(guān)鍵變量的參數(shù)化。綜合工具參數(shù)化的優(yōu)點(diǎn)在于，使用VHDL的參數(shù)化指令，無需要編寫第三方程序，操作方便，方法簡(jiǎn)單，參數(shù)化代價(jià)較小。VHDL中有兩種參數(shù)化語句：GENERATE與GENERIC。設(shè)計(jì)的參數(shù)化需要對(duì)這兩個(gè)語句進(jìn)行組合應(yīng)用，GENERATE語句可以對(duì)語句進(jìn)行批量執(zhí)行，但只節(jié)省了重復(fù)書寫相似語句的機(jī)械勞動(dòng)，只有與GEN

96、ERIC語句結(jié)合之后才能完成對(duì)設(shè)計(jì)的參數(shù)化。</p><p>　　本文中設(shè)計(jì)的路由器IP核采用完全參數(shù)化的設(shè)計(jì)，在VHDL程序中可對(duì)此IP核的Buffer深度，路由延時(shí)時(shí)間，數(shù)據(jù)包格式、路由策略進(jìn)行選擇。然后，程序?qū)?huì)根據(jù)用戶的選擇配置此IP核，這樣用戶加載的IP核將會(huì)按照其需要的方式進(jìn)行數(shù)據(jù)包的緩存，路由和延時(shí)。</p><p>　　各功能模塊的設(shè)計(jì)與實(shí)現(xiàn) </p

97、><p>　　由圖3.1所示，本系統(tǒng)要實(shí)現(xiàn)各功能模塊分別是：總線命令轉(zhuǎn)換模塊、延時(shí)可變路由器模塊、路由狀態(tài)監(jiān)測(cè)模塊和用戶自定義邏輯。其中，延時(shí)可變路由器模塊是核心，因?yàn)槠浼缲?fù)著此路由器IP Core的基本功能-路由。下面將分別介紹這四個(gè)功能模塊的設(shè)計(jì)與實(shí)現(xiàn)。 </p><p><b>　　總線命令轉(zhuǎn)換模塊</b></p><p>　　圖3.

98、3 總線命令轉(zhuǎn)換框圖</p><p>　　如圖3.3所示，總線命令轉(zhuǎn)換模塊是將Power PC的PLB總線命令轉(zhuǎn)化為延時(shí)可變路由模塊可識(shí)別的時(shí)序命令。</p><p>　　如果需要CPU訪問自定義外設(shè)，有兩種方式，一是通過IO，二是通過總線。IO訪問比較簡(jiǎn)單，它可以通過軟件模擬出各種時(shí)序的總線，但它的速度和易用性都不是很好，因此需要自定義IP，將自定義外設(shè)與總線連接起來。這時(shí)，總線接口就顯

99、示出了其特有的作用，它可以將PLB總線發(fā)送的時(shí)序命令存放在用戶可見的寄存器當(dāng)中，因此用戶便能在軟件和硬件編程時(shí)通過寄存器對(duì)總線上傳輸?shù)臄?shù)據(jù)進(jìn)行控制和處理。</p><p>　　本模塊的工作流程如上所述：數(shù)據(jù)包通過PLB總線的數(shù)據(jù)總線傳送，此模塊接收到數(shù)據(jù)包后，首先將數(shù)據(jù)包暫存在EDK開發(fā)工具上軟硬件都可調(diào)用的寄存器slv_reg中，然后將寄存器中的32位數(shù)據(jù)變?yōu)橐环N通過請(qǐng)求應(yīng)答傳送數(shù)據(jù)包的時(shí)序，這樣做的目的是便于

100、延時(shí)可變路由模塊的識(shí)別和處理。其中的請(qǐng)求應(yīng)答是對(duì)延時(shí)可變路由模塊中的輸入緩沖區(qū)的請(qǐng)求和應(yīng)答。當(dāng)然，總線命令轉(zhuǎn)換模塊還可以根據(jù)延時(shí)可變路由模塊發(fā)送的時(shí)序命令得到相應(yīng)的數(shù)據(jù)包存入寄存器中，繼而通過PLB總線傳給處理器PowerPC進(jìn)行計(jì)算或處理。</p><p><b>　　延時(shí)可變路由模塊</b></p><p>　　延時(shí)可變路由模塊是此路由器IP核的核心所在，其負(fù)責(zé)數(shù)

101、據(jù)包的輸入緩存、路由算法的實(shí)現(xiàn)、仲裁中的優(yōu)先級(jí)確定等方面。如圖3.4所示，其端口配置為五個(gè)輸入端口(East、West、South、 North、Local)、五個(gè)輸出端口(East、West、South、North、Local)。功能實(shí)現(xiàn)主要有輸入緩沖區(qū)、路由仲裁、交換陣列三個(gè)模塊組成。其中的定時(shí)器和比較器結(jié)構(gòu)簡(jiǎn)單，是組成路由仲裁模塊的一部分。在此進(jìn)行說明，具體實(shí)現(xiàn)中就不在贅述。定時(shí)器的設(shè)計(jì)采用異步清零同步使能的時(shí)序，同步使能能夠保證

102、各個(gè)輸入方向的計(jì)時(shí)開始時(shí)間都發(fā)生在時(shí)鐘的上升沿，這有利于比較器的比較結(jié)果準(zhǔn)確有效。而異步清零可使計(jì)時(shí)器立刻停止計(jì)時(shí)，相比于同步清零來講，減少了一個(gè)周期的延遲。比較器的設(shè)計(jì)完全是采用異步，這樣做的目的也是為了減少路由仲裁模塊的延遲時(shí)間。</p><p>　　圖3.4 路由器IP核的延時(shí)可變模塊框圖</p><p><b>　　輸入緩沖區(qū)模塊</b></p>

103、<p>　　圖3.5 緩沖區(qū)模塊示意圖</p><p>　　如圖3.5所示，存儲(chǔ)RAM其實(shí)就是用戶可自定義緩存深度的一維數(shù)組。這個(gè)緩存深度用戶可以在VHDL程序中通過常量進(jìn)行設(shè)定，數(shù)組中每個(gè)元素的大小為32位。在進(jìn)行這個(gè)模塊的設(shè)計(jì)時(shí)，采用VHDL語言中最為熟悉的元件例化，方便此模塊在各個(gè)方向上輸入緩沖區(qū)模塊的重復(fù)利用。其中，req是上一級(jí)路由節(jié)點(diǎn)或處理器節(jié)點(diǎn)發(fā)送當(dāng)前路由節(jié)點(diǎn)的請(qǐng)求信號(hào)，ack則是當(dāng)前路

104、由節(jié)點(diǎn)反饋給上一級(jí)的應(yīng)答信號(hào)。datain[32]是來自總線命令轉(zhuǎn)換模塊或者用戶自定義邏輯用于緩存的數(shù)據(jù)包。oreq是本模塊向下一個(gè)模塊-路由仲裁模塊發(fā)送的處理請(qǐng)求，oack是路由仲裁模塊的反饋信號(hào)。dataout[32]是從緩沖區(qū)中讀出的數(shù)據(jù)包。</p><p>　　本文設(shè)計(jì)的IP Core采用存儲(chǔ)轉(zhuǎn)發(fā)的方式。為了減少緩存的資源開銷和提高路由器的轉(zhuǎn)發(fā)速度，此路由單元僅在輸入端口進(jìn)行數(shù)據(jù)緩存。輸入緩沖區(qū)模塊主要用

105、于對(duì)發(fā)送到當(dāng)前路由單元的數(shù)據(jù)包的緩存。具體的程序設(shè)計(jì)采用狀態(tài)機(jī)實(shí)現(xiàn)。如圖3.6所示，在接到請(qǐng)求信號(hào)時(shí)，如果緩沖區(qū)空閑，則發(fā)出應(yīng)答信號(hào)至上一級(jí)路由節(jié)點(diǎn)，表示同意接受數(shù)據(jù)包。若緩沖區(qū)數(shù)據(jù)已滿，則等待直至緩沖區(qū)空閑時(shí)才發(fā)出應(yīng)答信號(hào)。數(shù)據(jù)包存入緩沖區(qū)后向路由仲裁模塊發(fā)出請(qǐng)求信號(hào)，在獲得應(yīng)答后，才將數(shù)據(jù)包發(fā)送到交換陣列模塊。</p><p>　　圖3.6 輸入緩沖區(qū)狀態(tài)轉(zhuǎn)換圖</p><p><

106、;b>　　路由仲裁模塊</b></p><p>　　表3.1 路由仲裁模塊端口設(shè)置</p><p>　　路由仲裁模塊是延時(shí)可變路由模塊的核心。該模塊的作用是通過路由算法控制交換陣列實(shí)現(xiàn)對(duì)數(shù)據(jù)包的轉(zhuǎn)發(fā)，同時(shí)根據(jù)輸入端口的計(jì)時(shí)器進(jìn)行優(yōu)先級(jí)的仲裁以保證等待時(shí)間長(zhǎng)的數(shù)據(jù)包優(yōu)先發(fā)送。表3.1為路由仲裁模塊的端口示意圖，其中，req[0 to 4]和ack[0 to 4]分別是來自五

107、個(gè)方向上輸入緩沖區(qū)模塊的請(qǐng)求和對(duì)其的應(yīng)答，head[0 to 4]是五個(gè)輸入方向上的數(shù)據(jù)包中的路由信息，而o_req[0 to 4]和o_ack[0 to 4]分別是五個(gè)方向上向下一個(gè)路由節(jié)點(diǎn)發(fā)出的請(qǐng)求信號(hào)和接收到的應(yīng)答信號(hào)，output[0 to 4]則是五個(gè)輸入方向上發(fā)送至輸出端口的數(shù)據(jù)包。</p><p>　　圖3.7 路由仲裁結(jié)構(gòu)圖</p><p>　　如圖3.7所示，路由仲裁模塊

108、首先檢查各個(gè)方向是否有請(qǐng)求信號(hào)，若某方向有請(qǐng)求信號(hào)，則說明有數(shù)據(jù)包要轉(zhuǎn)發(fā)，此時(shí)，對(duì)發(fā)送來的包頭進(jìn)行譯碼，譯碼完成后，對(duì)其進(jìn)行路由算法的處理，同時(shí)將發(fā)送請(qǐng)求信號(hào)方向上的計(jì)時(shí)器觸發(fā)，使其開始計(jì)時(shí)。然后，根據(jù)路由算法得出的輸出端口進(jìn)行判斷，如果發(fā)生了幾個(gè)輸入方向上在同一輸出端口的競(jìng)爭(zhēng)，那么就根據(jù)各個(gè)方向上的計(jì)時(shí)器來判定優(yōu)先級(jí)，計(jì)時(shí)器的時(shí)間長(zhǎng)的優(yōu)先發(fā)送。如果沒有發(fā)生競(jìng)爭(zhēng)，那么就直接發(fā)送數(shù)據(jù)包。在向輸出端口發(fā)送數(shù)據(jù)包之前，要先對(duì)其進(jìn)行請(qǐng)求，這個(gè)請(qǐng)