3D-ICs優(yōu)化TSV和葉子節(jié)點(diǎn)數(shù)量的掃描樹(shù)設(shè)計(jì).pdf

1、隨著三維集成電路(Three-Dimensional Integrated Circuits，3D-ICs)的不斷發(fā)展，測(cè)試在集成電路的實(shí)現(xiàn)過(guò)程中是必不可少的環(huán)節(jié)?；趻呙璧目蓽y(cè)試性設(shè)計(jì)(Design for Testability，DFT)的多掃描鏈設(shè)計(jì)改善了單掃描鏈設(shè)計(jì)的測(cè)試應(yīng)用時(shí)間，但其測(cè)試數(shù)據(jù)量并未減少，繼而提出掃描樹(shù)設(shè)計(jì)方法用來(lái)減少測(cè)試應(yīng)用時(shí)間及測(cè)試數(shù)據(jù)量。掃描鏈設(shè)計(jì)的測(cè)試應(yīng)用時(shí)間由最長(zhǎng)的掃描鏈的長(zhǎng)度決定的，掃描樹(shù)結(jié)構(gòu)降低了最

2、長(zhǎng)掃描鏈的長(zhǎng)度，從而減少測(cè)試應(yīng)用時(shí)間和測(cè)試數(shù)據(jù)量。
　　在三維集成電路的掃描樹(shù)設(shè)計(jì)過(guò)程中，一方面層與層間的掃描單元的連接需要硅通孔(Through Silicon Via，TSV)，但目前制造工藝還不夠成熟，TSV制造成本較高。另一方面掃描樹(shù)的葉子節(jié)點(diǎn)需要連接到掃描輸出端口，決定了測(cè)試引腳的數(shù)量以及測(cè)試響應(yīng)數(shù)據(jù)量，故而為了降低三維集成電路的測(cè)試成本，本文就TSV數(shù)量及掃描樹(shù)的葉子節(jié)點(diǎn)數(shù)量這兩個(gè)因素，研究了以下兩種三維集成電路的掃描

3、樹(shù)結(jié)構(gòu):
　　首先，提出一種在掃描樹(shù)的葉子節(jié)點(diǎn)數(shù)量約束下優(yōu)化TSV數(shù)量的三維集成電路單掃描樹(shù)設(shè)計(jì)方法。采用整數(shù)線(xiàn)性規(guī)劃（Integer Linear Programming，ILP）算法，構(gòu)建在不同的掃描樹(shù)葉子節(jié)點(diǎn)數(shù)的約束下最小化TSV數(shù)量的三維集成電路單掃描樹(shù)ILP模型。實(shí)驗(yàn)表明，與已有的三維集成電路單掃描樹(shù)設(shè)計(jì)方法相比，在相同葉子節(jié)點(diǎn)數(shù)量的情況下，本文所提方法能夠有效地減少TSV數(shù)量。
　　其次，為了進(jìn)一步減少測(cè)試應(yīng)用時(shí)