3D-ICs優(yōu)化TSV和葉子節(jié)點數(shù)量的掃描樹設(shè)計.pdf

1、隨著三維集成電路(Three-Dimensional Integrated Circuits，3D-ICs)的不斷發(fā)展，測試在集成電路的實現(xiàn)過程中是必不可少的環(huán)節(jié)?；趻呙璧目蓽y試性設(shè)計(Design for Testability，DFT)的多掃描鏈設(shè)計改善了單掃描鏈設(shè)計的測試應(yīng)用時間，但其測試數(shù)據(jù)量并未減少，繼而提出掃描樹設(shè)計方法用來減少測試應(yīng)用時間及測試數(shù)據(jù)量。掃描鏈設(shè)計的測試應(yīng)用時間由最長的掃描鏈的長度決定的，掃描樹結(jié)構(gòu)降低了最

2、長掃描鏈的長度，從而減少測試應(yīng)用時間和測試數(shù)據(jù)量。
　　在三維集成電路的掃描樹設(shè)計過程中，一方面層與層間的掃描單元的連接需要硅通孔(Through Silicon Via，TSV)，但目前制造工藝還不夠成熟，TSV制造成本較高。另一方面掃描樹的葉子節(jié)點需要連接到掃描輸出端口，決定了測試引腳的數(shù)量以及測試響應(yīng)數(shù)據(jù)量，故而為了降低三維集成電路的測試成本，本文就TSV數(shù)量及掃描樹的葉子節(jié)點數(shù)量這兩個因素，研究了以下兩種三維集成電路的掃描

3、樹結(jié)構(gòu):
　　首先，提出一種在掃描樹的葉子節(jié)點數(shù)量約束下優(yōu)化TSV數(shù)量的三維集成電路單掃描樹設(shè)計方法。采用整數(shù)線性規(guī)劃（Integer Linear Programming，ILP）算法，構(gòu)建在不同的掃描樹葉子節(jié)點數(shù)的約束下最小化TSV數(shù)量的三維集成電路單掃描樹ILP模型。實驗表明，與已有的三維集成電路單掃描樹設(shè)計方法相比，在相同葉子節(jié)點數(shù)量的情況下，本文所提方法能夠有效地減少TSV數(shù)量。
　　其次，為了進一步減少測試應(yīng)用時