低開銷高可靠性電源門控SRAM設計.pdf

1、隨著半導體制造工藝的不斷進步，晶體管的特征尺寸持續(xù)減小，微處理器設計已經從以Intel4004（10um，1971年）為代表的微米設計時代進入到了當今以Intel酷睿i74770K（22nm，2013年）為代表的納米設計時代。工藝的進步在帶來高性能的同時，也使得微處理器的功耗持續(xù)增長，可靠性問題日益突出。功耗和可靠性已成為納米設計時代首要考慮的問題。
　　靜態(tài)隨機存儲器（Static Random Access Memory，SR

2、AM）是現代微處理器和片上系統(tǒng)中使用最廣、數量最大、集成度最高的部件。龐大的數量使得SRAM陣列成為微處理器漏流功耗的主要來源。為了降低漏電流，電源門控技術被廣泛的應用到SRAM陣列的設計中。為了提高集成度，SRAM設計往往采用最小尺寸進行，這使得其容易受到工藝偏差、器件老化等因素的影響，其中偏壓溫度不穩(wěn)定性（Bias Temperature Instability，BTI）效應是近年來被認為對SRAM陣列影響最嚴重的可靠性問題之一。<

3、br>　　本文主要以低開銷高可靠性的電源門控SRAM設計為目標，圍繞著低開銷的電源門控重啟動電路設計、BTI效應對電源門控SRAM的影響和高可靠性的電源門控SRAM設計展開，文章的主要創(chuàng)新點和內容如下：
　　1）設計了一種高效的電源門控電路重啟動策略。電源門控電路重啟動過程中的功耗和延時開銷是該電路的主要開銷來源。本文在電源門控電路中設計了一種電荷循環(huán)共享策略，它在有效降低電路狀態(tài)轉換過程中能量和延時開銷的同時，也降低了電路重啟動

4、過程中的浪涌電流，減小了電源和地線網絡的振蕩，進而增加電路的可靠性。實驗結果表明，在1.11％的面積開銷下下，溫度為25℃時，這一策略可以得到18.40%的喚醒能量開銷減小量、3.27%的峰值浪涌電流減小量、9.73%的喚醒延時減小量。峰值浪涌電流的減小可以明顯的減小地線振蕩。
　　2）提出了一個基于信號概率和活躍性概率的模型，用以評估正、負偏壓溫度不穩(wěn)定性（Positive Bias Temperature Instabilit

5、y（PBTI）、Negative Bias Temperature Instability（NBTI））對電源門控SRAM的影響。實驗表明，PBTI對電源門控SRAM的讀和寫操作影響明顯。在PBTI、NBTI效應的共同作用下，106秒的工作時間可以使電源門控 SRAM的靜態(tài)噪聲容限降低39.38%，寫容限降低35.7%。利用CPU2000測試程序集的統(tǒng)計結果，我們發(fā)現本文提出的評估模型得到的靜態(tài)噪聲容限退化率比前人的結果小3.85%，更

6、好的反映了電源門控技術對SRAM的影響。
　　3）設計了一種低電壓振蕩的偏壓溫度不穩(wěn)定性快速恢復電路。利用偏壓不穩(wěn)定性的恢復效應，該電路可以在細粒度上控制SRAM陣列快速進入或退出BTI恢復狀態(tài)，減小電源門控SRAM陣列的性能退化。通過引入一條旁路電源線和一條旁路地線，可以將電路狀態(tài)轉換過程中主電源線和主地線上的振蕩從100mV減小到10mV，從而大大的減小了振蕩對鄰近電路的影響，增加了可靠性。
　　綜上所述，通過電荷共享的