基于FPGA的JPEG壓縮系統(tǒng)的設(shè)計與開發(fā).pdf

1、分類號號UDCCC密級級級學(xué)號號0708030271活矯爭了，去軍碩士學(xué)位論文學(xué)科門類:學(xué)科名稱:指導(dǎo)教師:申請日期:摘要論文題目:學(xué)科名稱:研究生:指導(dǎo)教師:基于FPGA的JPEG壓縮系統(tǒng)的設(shè)計與開發(fā)光學(xué)工程邢可昊胡遼林副教授簽名:簽名:州摹淡一.斗衛(wèi)業(yè)一摘要隨著數(shù)字多媒體技術(shù)的飛速發(fā)展，圖像采集與處理技術(shù)在眾多領(lǐng)域有著越來越廣泛的應(yīng)用。而大規(guī)模可編程邏輯器件CPLD和FPGA是當(dāng)今應(yīng)用最廣泛的兩類可編程專用集成電路(ASIc)，電子

2、設(shè)計工程師用它可以在辦公室或?qū)嶒?yàn)室里設(shè)計出所需的專用集成電路，從而大大縮短了產(chǎn)品上市時間，降低了開發(fā)成本。本文采用的基于低成本大規(guī)模FPGA芯片的多媒體平臺設(shè)計方法，順應(yīng)了數(shù)字電路設(shè)計的潮流，大大縮短了芯片設(shè)計周期，開發(fā)系統(tǒng)采用子母板結(jié)構(gòu)，既方便了調(diào)試，又節(jié)約了成本。本文主要工作包括FPGA邏輯設(shè)計與硬件設(shè)計兩個部分。FPGA邏輯設(shè)計主要是利用Verilog硬件編程語言設(shè)計相關(guān)的功能模塊和搭建測試平臺，文中的軟件部分詳細(xì)介紹了各模塊的具

3、體實(shí)現(xiàn)方法，并且通過搭建測試平臺來驗(yàn)證各個模塊的功能的正確性。而硬件電路設(shè)計主要是繪制視頻解碼電路。通過測試平臺的搭建和時序約束報告對總系統(tǒng)性能做了較為詳細(xì)和具體的分析。本文主要通過視頻解碼電路的搭建，IZC總線控制模塊以及接口模塊的編寫，視頻圖像的采集，視頻圖像的存儲，視頻圖像的JPEG壓縮以及UART模塊共6部分完成了整個系統(tǒng)，并且編寫每一個模塊的測試平臺來驗(yàn)證每一個模塊的功能正確性。測試結(jié)果表明，本系統(tǒng)的各項(xiàng)性能指標(biāo)達(dá)到了預(yù)期的要