高速TDMA光信號(hào)收發(fā)理論研究與誤碼測(cè)試系統(tǒng)設(shè)計(jì).pdf

1、在吉比特?zé)o源光網(wǎng)絡(luò)（Giga-bit Passive Optical Network，簡稱GPON）中，上行信號(hào)為速率達(dá)到1.25 Gbit/s的突發(fā)光信號(hào)，且隨著日益增長的帶寬需求系統(tǒng)將提供更高的上行速率。因此，3.125Gbit/s有可能成為下一代GPON（NGPON）的上行速率，這給適用于NGPON的突發(fā)模式光接收機(jī)的設(shè)計(jì)增加了難度。同時(shí)，衡量突發(fā)光信號(hào)接收機(jī)的一個(gè)重要指標(biāo)是在一定光功率下的誤碼測(cè)試。GPON上行信道高速突發(fā)信號(hào)誤

2、碼測(cè)試是突發(fā)光信號(hào)接收機(jī)研制和生產(chǎn)以及工程調(diào)試的一個(gè)瓶頸。因?yàn)镚PON與之前的以太無源光網(wǎng)絡(luò)（Ethernet PON，EPON）不同，EPON的TDMA信號(hào)包間隔約為0.3--1us，可采取連續(xù)信號(hào)進(jìn)行等效的方式實(shí)現(xiàn)誤碼測(cè)試。GPON的包間隔很小，即在1.25Gbps只有32bit，采用類似EPON的等效測(cè)試方法，完全不適用，必須研究能適用于突發(fā)光信號(hào)的誤碼測(cè)試。
　　 本文以交流耦合突發(fā)模式接收機(jī)為研究對(duì)象，在大耦合時(shí)間常數(shù)

3、的交流耦合和小耦合時(shí)間常數(shù)的交流耦合兩種情況下，分別提出了兩種針對(duì)GPON及3.125Gbit/s速率的高速突發(fā)模式接收機(jī)設(shè)計(jì)方案，利用SIMULIK仿真平臺(tái)對(duì)方案進(jìn)行可行性分析。本論文針對(duì)上述高速環(huán)境下突發(fā)信號(hào)的接收理論及其誤碼測(cè)試方法開展研究，并完成了基于本文理論與方法的系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)，實(shí)驗(yàn)驗(yàn)證了其正確性和有效性。
　　 論文主要工作如下：
　　 1、針對(duì)GPON系統(tǒng)上行突發(fā)信號(hào)的數(shù)據(jù)包結(jié)構(gòu)和碼型特點(diǎn)，理論分析了高速

4、突發(fā)交流耦合接收機(jī)的耦合時(shí)間常數(shù)大小對(duì)接收機(jī)幅值恢復(fù)部分的影響，提出了兩種適用于高速突發(fā)信號(hào)接收的交流耦合突發(fā)模式接收機(jī)方案。第一種采用大耦合時(shí)間常數(shù)，保證信號(hào)在接收中小的低頻損耗，且在耦合電路之后采用高速復(fù)位開關(guān)的方式來加快耦合電容的充放電速度，避免信號(hào)接收過程中大數(shù)據(jù)包吞沒小數(shù)據(jù)包；第二種采用小的耦合時(shí)間常數(shù)，并用頻率補(bǔ)償?shù)燃夹g(shù)通過對(duì)接收機(jī)的主放大器進(jìn)行改進(jìn)來實(shí)現(xiàn)突發(fā)接收。
　　 2、結(jié)合PON系統(tǒng)的TDMA信號(hào)特點(diǎn)，提出了

5、TDMA光信號(hào)產(chǎn)生系統(tǒng)的理論模型。該模型在本文中有兩點(diǎn)應(yīng)用：一是為突發(fā)光信號(hào)接收機(jī)方案的實(shí)現(xiàn)提供仿真分析的源信號(hào)；二是依據(jù)該模型，設(shè)計(jì)與實(shí)現(xiàn)了突發(fā)信號(hào)誤碼測(cè)試系統(tǒng)的發(fā)射碼產(chǎn)生模塊和接收部分的本地碼產(chǎn)生模塊。
　　 3、設(shè)計(jì)了基于FPGA的高速突發(fā)誤碼測(cè)試系統(tǒng)的總體方案。針對(duì)TDMA信號(hào)誤碼測(cè)試的特點(diǎn)，提出了突發(fā)信號(hào)數(shù)據(jù)包的定位比對(duì)方法。該方法采用設(shè)置特殊序列碼作為定界符，設(shè)計(jì)一種類似幀同步的字節(jié)邊界檢測(cè)與字節(jié)邊界對(duì)齊模塊，檢測(cè)數(shù)

6、據(jù)包有效數(shù)據(jù)的起始點(diǎn)，實(shí)現(xiàn)定位誤碼比對(duì)。在此基礎(chǔ)上，完成了突發(fā)模式誤碼測(cè)試儀的邏輯平臺(tái)設(shè)計(jì)和基于嵌入式軟核微處理器的系統(tǒng)控制部分的實(shí)現(xiàn)。
　　 4、研究了信號(hào)完整性理論及其在高速突發(fā)誤碼測(cè)試儀設(shè)計(jì)中的實(shí)踐方法。利用本文所提出的高速電路仿真分析與設(shè)計(jì)方法，仿真和設(shè)計(jì)了基于FPGA的電源分配系統(tǒng)和時(shí)鐘分配系統(tǒng)，以及系統(tǒng)高速PCB設(shè)計(jì)中的端接、串?dāng)_、時(shí)序、EMC、阻抗匹配等硬件電路設(shè)計(jì)，最終設(shè)計(jì)實(shí)現(xiàn)了高速突發(fā)誤碼測(cè)試的硬件電路系統(tǒng)。<