基于壓縮傳感的集成電路關(guān)鍵技術(shù)研究.pdf

1、隨著電子信息技術(shù)的發(fā)展，ADC已經(jīng)成為了連接在模擬量和數(shù)字量之間的重要橋梁，廣泛應(yīng)用于各個領(lǐng)域，直接決定著諸如雷達、測控、航空航天、醫(yī)療、圖像等現(xiàn)代化電子設(shè)備的性能指標。
　　基于ADC的模擬信號處理過程在采樣時依據(jù)的是奈奎斯特采樣定理，即采樣頻率要大于信號最高頻率的兩倍以上以保證信號的完整性。然而在許多工程應(yīng)用中，由于奈奎斯特采樣定理的限制，對于超寬帶高速模擬信號，比如說射頻信號，所需的超高采樣頻率帶來了兩方面的問題:首先增加了

2、構(gòu)成成本造成了極大的硬件資源浪費甚至已經(jīng)超過了現(xiàn)有模數(shù)轉(zhuǎn)換器的極限，其次高速采樣所產(chǎn)生的大量數(shù)據(jù)進一步增加了存儲和傳輸?shù)膲毫?。壓縮傳感理論的提出為這一問題提供了一種新的解決方法，由于其采樣頻率遠遠低于奈奎斯特采樣頻率，在信號處理領(lǐng)域備受關(guān)注，有著廣泛的開發(fā)與應(yīng)用前景。
　　隨著半導(dǎo)體技術(shù)的不斷發(fā)展，高復(fù)雜度、高速、低功耗的集成電路設(shè)計已經(jīng)成為發(fā)展趨勢，再加之特征尺寸的縮小，這些都對版圖設(shè)計提出了更高的要求。雖然器件尺寸的縮小提高了

3、晶體管的原始速度，但集成電路不同模塊之間的相互干擾以及版圖中的非理想性，正日以限制了這種系統(tǒng)的工作速度和精度，因此電路的版圖設(shè)計對最終整體電路性能的好壞有非常大的影響。
　　在版圖的設(shè)計當中，由于工藝制程上的非理想性，會不可避免地帶來一些寄生參數(shù)，產(chǎn)生一些寄生效應(yīng)和噪聲。因此在版圖的設(shè)計當中需要遵循一些設(shè)計規(guī)則，采用適當?shù)陌鎴D技術(shù)來減小以上提到的非理想因素，以獲得能夠滿足性能要求的優(yōu)化版圖。
　　本文通過對壓縮傳感理論的基本