SOI高壓集成電路的隔離技術(shù)研究.pdf

1、高壓集成電路HVIC(HighVoltageIntegratedCircuits)具有可靠性高、體積小、速度快、功耗低等優(yōu)點，在軍事、航空航天及核能等領(lǐng)域有著不可替代的作用。目前HVIC已廣泛應(yīng)用于通信、汽車電子及家用電器等領(lǐng)域，市場前景廣闊。隨著SOI(Silicon-On-Insulator)材料制備技術(shù)的日益成熟和成本的降低，SOI技術(shù)以其獨特的材料結(jié)構(gòu)和全介質(zhì)隔離技術(shù)為高性能SOI基HVIC的開發(fā)提供了廣闊的空間。SOI高壓集成

2、電路根據(jù)頂層硅厚度可分為厚膜和薄膜兩大類。為了滿足一定的擊穿電壓，薄膜SOI高壓電路一般采用漂移區(qū)線性摻雜技術(shù)，但其工藝復雜，且自熱效應(yīng)嚴重；而厚膜SOI高壓集成電路可以通過移植體硅CMOS技術(shù)來實現(xiàn)高壓，但是由于其硅膜較厚，介質(zhì)隔離成為厚膜SOI高壓集成電路的關(guān)鍵技術(shù)。本文對硅膜厚度大于20μm的SOI介質(zhì)隔離問題從結(jié)構(gòu)、工藝和實驗三個方面進行了深入研究。 1.設(shè)計厚膜SOI基深槽介質(zhì)隔離結(jié)構(gòu)，經(jīng)過分析得到擊穿電壓的數(shù)學模型。

3、借助二維數(shù)值仿真軟件MEDICI對理想模型(有、無高壓互連線兩種情況的介質(zhì)隔離結(jié)構(gòu))進行仿真，分析其耐壓機理，研究隔離槽參數(shù)(槽寬、槽內(nèi)氧化層厚度)對擊穿電壓的影響。 2.設(shè)計包含低壓淀積氮化硅和化學機械拋光(CMP)等關(guān)鍵步驟的新的SOI介質(zhì)隔離工藝流程。借助工藝模擬軟件TSUPREM-4對該結(jié)構(gòu)進行工藝仿真，優(yōu)化工藝條件。利用MEDICI對工藝模擬得到的實際模型進行仿真，分析結(jié)構(gòu)參數(shù)對擊穿電壓的影響，并將理想模型與實際模型的

4、擊穿電壓特性進行比較。優(yōu)化并確定結(jié)構(gòu)參數(shù)，使隔離結(jié)構(gòu)擊穿電壓達到指標要求。 3.根據(jù)設(shè)計規(guī)則繪制版圖，進行單項工藝實驗，并對實驗結(jié)果進行測試分析。 在研究的基礎(chǔ)上，將單項實驗確定的優(yōu)化結(jié)構(gòu)用于SOI高壓集成電路中。實驗結(jié)果表明，文中設(shè)計的深槽介質(zhì)隔離結(jié)構(gòu)在膜厚為20μm的SOI上擊穿電壓完全滿足指標要求(指標要求隔離結(jié)構(gòu)擊穿電壓達到600V，實測擊穿電壓超過800V)，解決了高低壓兼容問題，驗證了隔離結(jié)構(gòu)及其工藝流程的正