高速折疊內插ADC研究.pdf_第1頁
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文檔簡介

1、人類所認知的是自然界語言,機器能處理的是數(shù)字信號,為了使自然界語言與機器語言快速有效連接起來,這就需要一個中間媒介,也就是模數(shù)轉換器和數(shù)模轉換器。隨著工藝進入超深亞微米水平,大規(guī)模集成電路也快速發(fā)展,數(shù)字電路規(guī)模早已突破千萬級,模擬電路的轉換速度也突破了 GHz,作為數(shù)?;旌想娐返拇?ADC也得到了快速發(fā)展,但在高端信息處理應用領域,我國自主研發(fā)的ADC依然是瓶頸,在一定程度上限制了整機系統(tǒng)的發(fā)展。
  本論文針對上述問題,基于

2、0.35μm BiCMOS工藝開展了8位2GSPS超高速ADC的研究與設計,依據(jù)本單位積累與掌握的技術水平和成功開發(fā)其它高水平ADC的基礎上,對8位2GSPS折疊內插超高速ADC結構算法和電路實現(xiàn)進行了深入分析與研究。主要內容為:
  1.研究了ADC采用的整體架構。在0.35μm BiCMOS工藝水平下,直接實現(xiàn)2GSPS采樣率很難,因此本文采用2通路子ADC分時采樣結構,把模擬電路的轉換速度降到1GHz,增加電路實現(xiàn)的可行性,

3、每通路ADC又采用高速ADC中常見的折疊內插結構。
  2.研究了基于0.35μm BiCMOS工藝下的折疊內插結構ADC。提出了高3位粗量化和低5位折疊細量化的總體設計思路,深入推導了從模擬信號輸入到數(shù)字二進制碼輸出的過程。
  3.在理論推導的基礎上,對折疊內插電路的具體實現(xiàn)進行了深入研究,根據(jù)BiCMOS工藝特點,設計了全新的折疊電路,大大簡化了電路結構,并有效提升了折疊電路的轉換速度。
  4.為了使設計的AD

4、C具有良好性能,在深入分析各種使ADC性能下降的誤差源基礎上,開展了對折疊內插電路的數(shù)字校正研究,用來消除折疊電路中的各種失調誤差、增益誤差和匹配誤差。
  5.基于本論文,開展了對超過2GSPS采樣率ADC的封裝建模研究和測試研究,有利支撐了論文設計的順利完成,和驗證設計結果的有效性。
  6.在484MHz正弦輸入下進行2GSPS采樣,SFDR為52dB,SNR為45.84dB,有效位7.32位,DNL≤±0.4LSB,

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