高速折疊插值A(chǔ)DC采樣時(shí)間失配誤差校準(zhǔn)電路設(shè)計(jì).pdf

1、折疊插值A(chǔ)DC(Analog-to-Digital Converter，模數(shù)轉(zhuǎn)換器)相比于全并行結(jié)構(gòu)ADC在獲得高速度的同時(shí)也減小了芯片的面積和功耗，在高速ADC中得到了廣泛的應(yīng)用。但現(xiàn)如今單片ADC很難達(dá)到很高采樣速率的要求，因此時(shí)間交織結(jié)構(gòu)ADC越來越多的被采用，然而各子ADC之間存在各種誤差，會(huì)對(duì)ADC的性能造成很大影響，其中各通道間的采樣時(shí)序誤差是最關(guān)鍵也最難校準(zhǔn)的一個(gè)環(huán)節(jié)，成為該領(lǐng)域研究的熱點(diǎn)。
　　本文對(duì)時(shí)間交織ADC

2、通道間失配誤差校準(zhǔn)技術(shù)的研究現(xiàn)狀做了詳細(xì)的調(diào)研，針對(duì)8位，單通道采樣頻率500MHz的四通道折疊插值時(shí)間交織ADC，分析了各子通道間誤差對(duì)ADC輸出結(jié)果的影響，并通過理論分析以及行為級(jí)建模論證了設(shè)計(jì)采樣時(shí)間失配誤差校準(zhǔn)電路的必要性，得出本文所述時(shí)間交織ADC各通道間的采樣時(shí)序偏差應(yīng)小于2.5ps。研究典型的采樣時(shí)間失配誤差校準(zhǔn)技術(shù)，在此基礎(chǔ)上確定了采用全差分模擬校準(zhǔn)環(huán)路，將采樣時(shí)序偏差轉(zhuǎn)化為占空比信息進(jìn)行校準(zhǔn)的校準(zhǔn)電路，包括整形電路、邊

3、沿檢測(cè)電路、全差分連續(xù)時(shí)間積分器、跨導(dǎo)放大器等。其中邊沿檢測(cè)電路將采樣時(shí)序偏差轉(zhuǎn)化為占空比信息，且在電路中引入了手動(dòng)調(diào)整模塊，通過改變電路中流過的電流大小細(xì)微的調(diào)整檢測(cè)到的占空比信息，能夠進(jìn)行后臺(tái)調(diào)整;積分器電路中根據(jù)增益、擺幅等確定積分器中運(yùn)放架構(gòu)的選擇和設(shè)計(jì)，積分器RC常數(shù)的確定等;跨導(dǎo)放大器中通過負(fù)反饋提高電路的線性度，得到了非常線性的跨導(dǎo)增益。最后對(duì)整個(gè)校準(zhǔn)環(huán)路的校準(zhǔn)效果進(jìn)行了仿真驗(yàn)證。
　　本文基于TSMC0.18μm