基于FPGA的網(wǎng)絡(luò)加密卡研究與設(shè)計.pdf

1、隨著計算機(jī)技術(shù)，尤其是網(wǎng)絡(luò)技術(shù)的飛速發(fā)展，在極大的方便了我們工作和學(xué)習(xí)的同時，也因安全漏洞和黑客的入侵帶來了很多的安全難題。密碼技術(shù)作為保證信息安全的重要手段，是信息安全的核心。在眾多的密碼算法中，AES（Advanced Encryption Standard）算法由于具有良好的密碼特性和實現(xiàn)上的低成本，已成為信息安全中多種技術(shù)實現(xiàn)的核心體制。
　　論文針對網(wǎng)絡(luò)監(jiān)聽問題，提出采用硬件加密卡代替?zhèn)鹘y(tǒng)的軟件加密方式，解決數(shù)據(jù)傳輸安全

2、問題。詳細(xì)的論述了AES算法的實現(xiàn)原理和加解密結(jié)構(gòu)，利用Verilog語言，在FPGA（Field Programmable Gate Array）中實現(xiàn)AES算法。給出了針對算法結(jié)構(gòu)和FPGA特點(diǎn)的改進(jìn)方法，將行變換與字節(jié)替換合并實現(xiàn)模塊優(yōu)化、優(yōu)化列混合和逆列混合運(yùn)算解決加密解密耗時不對等問題，采用了兩種結(jié)構(gòu)方式設(shè)計加密算法：其中以速度為目標(biāo)設(shè)計的完全流水線結(jié)構(gòu)結(jié)合內(nèi)流水線結(jié)構(gòu)的解密模塊吞吐率可達(dá)43.382Gbps，以最小面積為設(shè)計

3、目標(biāo)的循環(huán)流水線結(jié)構(gòu)結(jié)合內(nèi)部流水線結(jié)構(gòu)的加密模塊，slice資源僅用369個。在基于上述兩種設(shè)計方式的基礎(chǔ)上，論文還提出了一種可根據(jù)實際工程需要在面積和速度上折衷的改進(jìn)方案。
　　在完成加密卡設(shè)計的基礎(chǔ)上，論文搭建了基于 FPGA的網(wǎng)絡(luò)加密卡設(shè)計研究的硬件平臺。在學(xué)習(xí)研究了密碼學(xué)、網(wǎng)絡(luò)傳輸協(xié)議、數(shù)據(jù)傳輸原理、高速數(shù)據(jù)傳輸接口等基礎(chǔ)上，論文提出了在不改變現(xiàn)有網(wǎng)絡(luò)協(xié)議和數(shù)據(jù)傳輸鏈路情況下，能有效防止網(wǎng)絡(luò)監(jiān)聽的網(wǎng)絡(luò)加密卡原型設(shè)計方案，以