深亞微米大規(guī)模高速邏輯電路時鐘策略研究.pdf

1、隨著集成電路設計不斷向著大規(guī)模、高頻率、低功耗方向的發(fā)展，對于時鐘布線的深層次要求成為了集成電路自動化設計的一個重要課題。在深亞微米階段，集成電路設計中互連線時延已經成為了主要的延遲因素，電路的性能越來越依賴于時鐘線網的性能。面對當前數GHz的時鐘頻率，如何將時鐘信號精確的分布到芯片的任何一個時鐘單元已經成為了當今高性能超大規(guī)模集成電路設計以及EDA工具設計亟待解決的問題之一。
　　 首先，本文分析了深亞微米工藝下特征尺寸變化對

2、于時鐘布線的影響。在研究現有的互連線時延模型、時鐘線網結構和時序優(yōu)化策略等方面的基礎上，將Elmore提出的互連線RC模型改善為三層耦合RC模型，應用于本次設計中。針對串擾和電源/地網絡IR-drop現象，提出了一種雙層電源/地網絡結構，以絕對時延為代價，有效降低時鐘偏斜，同時有效屏蔽了可能出現的串擾噪聲。
　　 其次，本文提出了一種三級混合時鐘網絡結構，針對不同層采用不同的結構進行時鐘走線。新型的時鐘網絡具有高匹配，低功耗的特

3、點。在時鐘頻率達到1GHz時，時鐘信號以小于時鐘周期10％的時鐘偏斜分布到芯片的每一個底層時鐘單元。
　　 然后，通過perl語言實現耦合互連線RC模型的自動計算和混合時鐘拓撲結構的自動生成。
　　 最后在SMIC0.13μm工藝下，以總面積1mm2，輸入電壓幅值為1.2V，時鐘周期為1ns，時鐘節(jié)點上升/下降時間為100ps，時鐘端口負載為24fF為例，繪制版圖驗證三級混合時鐘網絡結構和自動布線程序的正確性。經驗證，在