深亞微米高速低功耗SRAM的設(shè)計.pdf

1、本論文在大量深入調(diào)研的基礎(chǔ)上，采用90m工藝，采用綜合考慮芯片面積、速度和功耗要求的構(gòu)架，在同一個芯片中設(shè)計滿足高速和低功耗要求的兩種SPEC的SRAM，容量為2Mbits，高速SRAM的速度為8ns、動態(tài)功耗為50mA、靜態(tài)功耗為500gA；低功耗SRAM的速度為20ns、動態(tài)功耗為25mA、靜態(tài)功耗為250gA的異步SRAM；并針對具體的問題，提出了一些新的觀點和設(shè)計方法。論文的主要研究工作和創(chuàng)新結(jié)果摘要如下： l、論文首先

2、確定了深亞微米高速低功耗SRAM的設(shè)計規(guī)格： 在對SRAM的存儲單元的結(jié)構(gòu)以及工作原理、SRAM工作中的時序控制和主要控制信號、及SRAM的讀寫操作具體流程進行簡要介紹后，結(jié)合半導(dǎo)體制造工藝的發(fā)展、深亞微米工藝的挑戰(zhàn)，及SRAM技術(shù)的發(fā)展，確定了深亞微米高速低功耗SRAM的設(shè)計規(guī)格； 2、論文隨后研究和討論了深亞微米高速低功耗SRAM的具體構(gòu)架和物理布局： 首先通過比較分裂字線SRAM Cell與傳統(tǒng)的SRAM

3、 CELL的優(yōu)缺點，確定采用分裂字線SRAM Cell；然后根據(jù)設(shè)計規(guī)格對芯片面積、存儲容量等的要求，確定了SRAM的功能模塊和輸入輸出信號：并根據(jù)設(shè)計規(guī)格對高速、低功耗的要求，綜合考慮芯片面積等因素，通過估算，確定了SRAM CELL陣列、外圍電路和WL、BL的構(gòu)架和布局： 3、論文隨后進行了具體電路的設(shè)計： 設(shè)計按關(guān)鍵路徑進行，主要內(nèi)容包括：譯碼電路、輸入輸出電路、地址數(shù)據(jù)傳輸檢測電路、平衡／預(yù)充電路、控制電路、冗