100G以太網(wǎng)PCS子層研究及其在FPGA的實(shí)現(xiàn).pdf

1、視頻業(yè)務(wù)的快速發(fā)展導(dǎo)致網(wǎng)絡(luò)帶寬的需求急劇增長(zhǎng),使骨干網(wǎng)面臨著越來(lái)越大的帶寬增長(zhǎng)壓力,另外以太網(wǎng)的電信化應(yīng)用也促使匯聚帶寬需求增速加劇。目前,單信道100G速率級(jí)別的傳輸技術(shù)的出現(xiàn),預(yù)示著100G傳輸時(shí)代的到來(lái)。100G以太網(wǎng)(100GE,100 Gigabit Ethernet)是以太網(wǎng)世界最新研究的技術(shù),它不僅速率比萬(wàn)兆位以太網(wǎng)提高了10倍,而且在應(yīng)用范圍上也得到了更多的推廣。100GE不僅適用于全部傳統(tǒng)局域網(wǎng)的應(yīng)用場(chǎng)合,更能延伸到傳

2、統(tǒng)以太網(wǎng)技術(shù)受到限制的城域網(wǎng)和廣域網(wǎng)領(lǐng)域。
　　 本文主要闡述內(nèi)容是基于現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)對(duì)IEEE802.3100G以太網(wǎng)PCS(Physical Coding Sublayer)子層功能的實(shí)現(xiàn)。首先介紹了100G以太網(wǎng)相關(guān)內(nèi)容,著重研究分析了100G以太網(wǎng)PCS子層功能和實(shí)現(xiàn)的關(guān)鍵技術(shù),最后重點(diǎn)闡述了PCS子層的FPGA設(shè)計(jì)和實(shí)現(xiàn)、仿真及測(cè)試。
　　 引入多通道分發(fā)(MLD,Multi lane Dist

3、ribution)機(jī)制,PCS子層把編碼數(shù)據(jù)分發(fā)到多個(gè)邏輯的通道上,這些邏輯通道就稱(chēng)為虛通道(Virtual Lane),在目前技術(shù)和工藝條件下解決適配不同物理通道或光波長(zhǎng)的問(wèn)題,是本文設(shè)計(jì)實(shí)現(xiàn)的核心機(jī)制。
　　 通過(guò)對(duì)擾碼原理的分析,實(shí)現(xiàn)了一種任意特征多項(xiàng)式、任意N位并行自同步擾碼算法,并可演算得到任意特征多項(xiàng)式、任意N位并行幀同步擾碼算法。該方法采用遞推的方法直接得出N個(gè)時(shí)鐘周期后編碼器的狀態(tài)值與當(dāng)前編碼器狀態(tài)值之間的邏輯關(guān)

4、系。其邏輯運(yùn)算速度快且實(shí)現(xiàn)簡(jiǎn)單,十分有利于硬件實(shí)現(xiàn)。鑒于以上理論研究了在100G以太網(wǎng)中640bits自同步擾碼算法的FPGA實(shí)現(xiàn)。
　　 設(shè)計(jì)過(guò)程中采用自頂向下逐漸細(xì)分的方法,首先總體介紹了對(duì)整個(gè)PCS子層的內(nèi)部結(jié)構(gòu)、模塊劃分,其次對(duì)各個(gè)模塊的設(shè)計(jì)進(jìn)行了詳細(xì)描述,最后給出了測(cè)試方案,驗(yàn)證數(shù)據(jù)、實(shí)現(xiàn)結(jié)果及時(shí)序仿真圖。
　　 設(shè)計(jì)選用硬件描述語(yǔ)言VerilogHDL,在開(kāi)發(fā)工具Xilinx ISE9.2.03i中完成軟核的

5、綜合、布局布線、匯編,在Xilinx ISE9.2.03i和QlaestaSim中進(jìn)行時(shí)序仿真驗(yàn)證,最終下載到Xilinx公司的Virtex-5 LX330T開(kāi)發(fā)板中進(jìn)行測(cè)試驗(yàn)證。
　　 在系統(tǒng)架構(gòu)過(guò)程中,對(duì)模塊如何合理劃分及各個(gè)模塊之間如何協(xié)同工作做了仔細(xì)推敲。在代碼設(shè)計(jì)時(shí),盡量考慮硬件的實(shí)現(xiàn)方式,充分兼顧FPGA芯片內(nèi)部資源利用及Verilog語(yǔ)言的可并發(fā)執(zhí)行的設(shè)計(jì)理念,力求做到面積小且速度快,以便更好的滿足產(chǎn)品成本、性能和