低電壓高線性CMOS混頻器的研究與設(shè)計(jì).pdf

1、近年來(lái)，隨著無(wú)線通信系統(tǒng)的迅速發(fā)展，低成本、低功耗、高性能CMOS射頻集成電路的研究和開(kāi)發(fā)引起人們的廣泛關(guān)注，用CMOS工藝實(shí)現(xiàn)無(wú)線通信系統(tǒng)的射頻前端不僅必要而且可能。CMOS射頻前端由發(fā)射和接收模塊組成，其中混頻器作為接收機(jī)中的一個(gè)關(guān)鍵部分，其性能的好壞，直接影響整個(gè)通信系統(tǒng)的性能。其中低電壓高線性度混頻器的研究成了當(dāng)前研究的一個(gè)熱點(diǎn)。
　　 本文以射頻接收機(jī)前端關(guān)鍵器件中的混頻器為研究對(duì)象，在系統(tǒng)分析混頻器的性能指標(biāo)的基礎(chǔ)上

2、，針對(duì)低電壓和高線性度兩個(gè)性能指標(biāo)，提出了一種改進(jìn)的低電壓高線性度混頻器電路。具體工作如下：
　　 本文首先分析了CMOS混頻器的國(guó)內(nèi)外研究現(xiàn)狀，其中重點(diǎn)分析了高線性度、低電壓混頻器的現(xiàn)狀。區(qū)別于常見(jiàn)的冪級(jí)數(shù)分析法，這里將采用Volterra級(jí)數(shù)分析法，并通過(guò)具體的共柵電路，分析影響混頻器線性度的因素。詳細(xì)分析了改進(jìn)線性度的傳統(tǒng)的派生項(xiàng)疊加技術(shù)和改進(jìn)的派生項(xiàng)疊加技術(shù)，并指出其存在的不足。在此基礎(chǔ)上采用了改進(jìn)的派生項(xiàng)疊加技術(shù)，利用

3、NMOS和PMOS管并聯(lián)電路組成互補(bǔ)跨導(dǎo)級(jí)電路，用于同時(shí)取消二階和三階非線性電流，達(dá)到提高混頻器線性度的目的。接著采用了LC折疊式結(jié)構(gòu)，提出了基于改進(jìn)的派生項(xiàng)疊加技術(shù)的低電壓高線性混頻器。
　　 最后，基于TSMC0.18μm工藝，并利用安捷倫公司的ADS2008軟件，對(duì)所設(shè)計(jì)的混頻器進(jìn)行仿真。仿真結(jié)果為：電源電壓為0.8V，功耗為4.56mW，轉(zhuǎn)換增益為5.821dB，噪聲系數(shù)為7.878 dB，1dB功率壓縮點(diǎn)為-4dBm，