1553B總線協(xié)議處理器IP核的研究與設(shè)計(jì).pdf_第1頁
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文檔簡介

1、MIL-STD-1553B是一種集中控制、數(shù)字式、時(shí)分制指令/響應(yīng)型多路串行數(shù)據(jù)總線標(biāo)準(zhǔn),總線因其高穩(wěn)定性而被廣泛應(yīng)用于現(xiàn)代化的軍事系統(tǒng)中。而1553B總線中的主要部分協(xié)議處理器國內(nèi)至今依然沒有相關(guān)的正式產(chǎn)品出現(xiàn),所以研究和設(shè)計(jì)該 IP(Intellectual Property)核具有很重要的現(xiàn)實(shí)意義。
　　本文在對1553B總線協(xié)議(即國標(biāo) GJB289A-97)進(jìn)行深入研究和參考國外相關(guān)芯片的基礎(chǔ)上采用自頂向下和模塊化設(shè)計(jì)方

2、法使用VHDL硬件描述語言對該IP核進(jìn)行研究和設(shè)計(jì)。從研究1553B總線協(xié)議的基本消息字出發(fā),依據(jù)其BC(總線控制器)、RT(遠(yuǎn)程終端)及MT(總線監(jiān)視終端)三種不同的工作方式構(gòu)建出IP核的內(nèi)部模塊結(jié)構(gòu)為曼徹斯特編碼和解碼模塊、BC、RT和MT協(xié)議處理模塊、內(nèi)部緩沖模塊、存儲器模塊、BC、RT和MT寄存器RAM綜合處理模塊及定時(shí)器模塊,并按照各個(gè)模塊的功能設(shè)計(jì)出其狀態(tài)、流程圖,進(jìn)而完成整個(gè)IP核的設(shè)計(jì)。在對部分相對獨(dú)立模塊進(jìn)行單獨(dú)仿真的

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