基于雙口RAM的改進(jìn)型BIST設(shè)計與研究.pdf

1、半導(dǎo)體技術(shù)的飛速發(fā)展使芯片的集成度按摩爾定律持續(xù)提高，如今可以在單個芯片上集成幾億個晶體管。這就使得集成電路的測試變的越來越復(fù)雜，也越來越棘手。常用的可測性設(shè)計技術(shù)有專項設(shè)計、掃描設(shè)計、邊界掃描設(shè)計和內(nèi)建自測試設(shè)計(BIST)。本文的主要工作是對視頻疊加芯片VAD-SOC的嵌入式雙口RAM進(jìn)行可測性設(shè)計。 為了減少測試生成的代價和降低測試施加的成本，本文采用BIST技術(shù)。測試一般基于一定的故障模型，所以本文首先詳細(xì)分析了存儲器件

2、的物理結(jié)構(gòu)及其可能的失效機(jī)理并確定了針對雙口RAM的故障模型，接下來分析了相關(guān)測試算法，采用一種改進(jìn)的MarchC+測試算法，通過從兩個端口同時施加測試來檢測故障和節(jié)省時間，并把它擴(kuò)展成字定位的算法來對一個容量為1K×32位的雙口RAM施加測試。 在實際應(yīng)用中，SRAM測試不僅考慮SRAM本身的測試，還有BIST邏輯和周圍邏輯電路的測試。本文通過一個包括BIST控制器和SRAM測試環(huán)路的測試結(jié)構(gòu)來實現(xiàn)這種功能，相對于典型的單口R