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文檔簡介
1、在EDA設(shè)計流程中,邏輯綜合能夠?qū)⒁杂布枋稣Z言描述的邏輯設(shè)計轉(zhuǎn)化為硬件電路的門級網(wǎng)表文件。邏輯綜合工具一般可生成EDIF、VHDL或者Verilog等格式的網(wǎng)表文件。其中Verilog是前端功能設(shè)計中使用最為廣泛的硬件描述語言,作為它的子集的Verilog門級網(wǎng)表文件也有著非常廣泛的應用。
本文詳細介紹了Verilog門級網(wǎng)表的概念以及解析工具的實現(xiàn)方法。并基于該解析器,進一步提出了一些對網(wǎng)表處理的新方法以及對外部工具使
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