Garfield系統(tǒng)級功耗分析與管理.pdf

1、本文課題的主要研究方向是系統(tǒng)級低功耗技術(shù)。首先分析了CMOS電路功耗的產(chǎn)生原因，綜述了邏輯綜合優(yōu)化技術(shù)、RTL級和系統(tǒng)級低功耗設(shè)計方法，并討論了基于門級仿真功耗估計平臺的建立。其次，采用了一種根據(jù)各種應(yīng)用環(huán)境動態(tài)配置時鐘的SoC芯片低功耗管理策略，并在硬件上完成功耗管理(PMC)單元的設(shè)計。在操作系統(tǒng)中嵌入了功耗管理程序，采用基于Timeout算法的軟件調(diào)度策略，預(yù)測處理器和模塊的空閑狀態(tài)，控制PMC單元切換工作模式，實現(xiàn)PMC提供的功

2、耗管理功能。芯片實測時通過動態(tài)配置時鐘頻率，從Normal模式轉(zhuǎn)換到Slow模式可以節(jié)省88％的功耗；從Normal模式進(jìn)入Idle模式可以節(jié)省21.9％的功耗；從Slow模式進(jìn)入Idle模式可以節(jié)省26.9％的功耗，在Sleep模式下，芯片僅消耗157uW的功耗。在Normal模式下關(guān)斷MMA、LCDC模塊，可以節(jié)省10.4％的功耗，而在Slow模式下可以節(jié)省12.0％的功耗。在其他工作情況可以根據(jù)實際工作需要，關(guān)斷更多空閑模塊節(jié)省更