Garfield5芯片中的信號(hào)完整性分析.pdf

1、隨著工藝進(jìn)入深亞微米,信號(hào)完整性問題,包括由互連耦合電容引起的串?dāng)_噪聲,電流流過(guò)電源/地兩絡(luò)產(chǎn)生的直流屯壓降,電流密度過(guò)高引起的電遷移,已經(jīng)對(duì)0.18um工藝和以下工藝超大規(guī)模集成電路(VLSI)物理設(shè)計(jì)的正確性產(chǎn)生重大影響。很明顯,信號(hào)完整性分析已經(jīng)成為整個(gè)后端設(shè)計(jì)流程的重要組成部分。我們?cè)皆绶治龊皖A(yù)防這些深亞微米出現(xiàn)的寄生效應(yīng),設(shè)計(jì)循環(huán)的次數(shù)就越少,產(chǎn)品的設(shè)計(jì)周期也就越短。目前,VLSI物理設(shè)計(jì)都是由EDA工具輔助完成,盡管這些工具

2、很多都帶有信號(hào)完整性(SI)分析引擎,但是僅僅依靠使用工具米達(dá)到信號(hào)完整性問題收斂需要較多的循環(huán)次數(shù),在此基礎(chǔ)上研究出更加快速的信號(hào)完整性收斂方法對(duì)芯片達(dá)到快速設(shè)計(jì)收斂有著重大的意義。 本文主要研究集成電路(IC)物理設(shè)計(jì)中信號(hào)完整性問題的快速收斂方法。通過(guò)理論和實(shí)驗(yàn)兩個(gè)方面分析影響信號(hào)完整性的諸多因素,在總結(jié)前人研究成果的基礎(chǔ)上提出了更為完善的信號(hào)完整性控制流程,包括串?dāng)_的預(yù)防、分析和快速修復(fù)的方法,以及采用Astro-Rai

3、l對(duì)電壓降和電遷移的分析和控制。然后把本文提出的信號(hào)完整性控制流程應(yīng)用于0.18um工藝下Garfield5 SoC芯片物理設(shè)計(jì)流程中。采用本文提出的串?dāng)_驅(qū)動(dòng)的流程,靜態(tài)噪聲超過(guò)閾值電壓VDD*25％的連線的數(shù)量比非串?dāng)_驅(qū)動(dòng)的流程減少了75％,串?dāng)_延時(shí)△delay的絕對(duì)值大于0.01的連線數(shù)量減少了80％,大大減少了后面修復(fù)串?dāng)_的工作量。采用本文提出的第三種修復(fù)方法對(duì)串?dāng)_噪聲進(jìn)行修復(fù),非串?dāng)_驅(qū)動(dòng)下修復(fù)次數(shù)為6次,串?dāng)_驅(qū)動(dòng)下為3次。實(shí)驗(yàn)結(jié)