基于FPGA的片上多處理器建模方法.pdf

1、片上多處理器的發(fā)展給計算機系統(tǒng)結(jié)構(gòu)研究帶來新的發(fā)展空間和挑戰(zhàn)。一方面片上多處理器的發(fā)展使微處理器性能的提升由挖掘指令級并行性轉(zhuǎn)變?yōu)殚_發(fā)線程級和數(shù)據(jù)級并行性。為了開發(fā)片上多處理器的這種并行性，我們必須拋棄傳統(tǒng)單核處理器系統(tǒng)的架構(gòu)，重新設(shè)計處理器系統(tǒng)的軟硬件結(jié)構(gòu)，包括硬件微結(jié)構(gòu)、編程模型、編譯器、運行時系統(tǒng)等等。而另一方面，傳統(tǒng)上用于單核處理器結(jié)構(gòu)研究的軟件模擬器已經(jīng)明顯不能滿足片上多處理器系統(tǒng)下這種軟硬件研究的需要。處理器核數(shù)的膨脹使軟件

2、模擬器的性能成比例降低，無法進(jìn)行周期精確的硬件結(jié)構(gòu)模擬，更無法進(jìn)行全系統(tǒng)模擬和系統(tǒng)軟件的研究。由于以上原因，多核處理器體系結(jié)構(gòu)的研究缺乏大量的實驗評測和全面、有效的指導(dǎo)，而軟件模擬器成為了多核時代處理器體系結(jié)構(gòu)研究的瓶頸。因此，新的處理器模擬工具是有效開展片上多處理器結(jié)構(gòu)研究的關(guān)鍵。FPGA天生的并行性使它在模擬片上多處理器時具有較高的模擬性能和高度的可擴放性，成為研究多核處理器體系結(jié)構(gòu)理想的模擬平臺。
　　 本文研究了基于FP

3、GA的片上多處理器建模方法。主要研究內(nèi)容和成果包括：(1)研究了處理器的功能模型、性能模型以及原型，提出了一種功能與時序分離的處理器性能模型架構(gòu)。其中功能部分只完成處理器的動作，不考慮硬件結(jié)構(gòu)和動作的時序。時序部分則模擬處理器微結(jié)構(gòu)，控制處理器動作發(fā)生的時序，并驅(qū)動功能部分模擬處理器的動作。由于功能部分與處理器的微結(jié)構(gòu)無關(guān)，所以相同的功能部分可以重用于各種時序部分，并且可以兼容各種模擬方式，包括使用軟件的模擬或者跨平臺的模擬。這種架構(gòu)使

4、已有工作有效的被重用，減少了建模工作量。(2)研究了模擬器模塊間的同步方式，針對FPGA模擬的特點提出基于管道的性能模擬技術(shù)。這種技術(shù)允許不同的處理器模塊在同一時刻模擬不同的目標(biāo)時鐘周期，使運行速度較快的模塊不必等待運行速度較慢的模塊，顯著提升了系統(tǒng)的模擬性能。模擬器各個模塊之間的性能差距越大，管道模擬能發(fā)揮的作用也越大。(3)提出了使用軟硬件協(xié)同模擬調(diào)節(jié)FPGA資源使用量和簡化建模的方法。片上多處理器的模擬需要大量的FPGA資源，我們

5、使用軟件實現(xiàn)的存儲緩存機制可以將數(shù)據(jù)緩存到宿主機器上，有效調(diào)節(jié)FPGA資源?；贔PGA的模擬不適合實現(xiàn)某些復(fù)雜的結(jié)構(gòu)，可以使用軟件實現(xiàn)這些結(jié)構(gòu)的功能，簡化FPGA建模過程。同時，F(xiàn)PGA模擬調(diào)試復(fù)雜且編譯時間過長，我們通過使用軟件實現(xiàn)模塊并進(jìn)行調(diào)試，有效減小建模難度，縮短編譯時間。(4)研究了多核模擬的分時復(fù)用方法，提出了細(xì)粒度的分時復(fù)用技術(shù)。該技術(shù)將每個模塊分為邏輯與狀態(tài)兩部分，將狀態(tài)根據(jù)模擬核數(shù)復(fù)制多份，并將邏輯部分重用。細(xì)粒度的

6、分時復(fù)用技術(shù)以模擬器各個模塊內(nèi)的規(guī)則為復(fù)用單位，使在任意時刻一個模塊內(nèi)可以同時進(jìn)行多個處理器核的模擬，提高了系統(tǒng)資源的利用率。(5)分析了基于FPGA的模擬器性能瓶頸，提出了若干模擬性能的優(yōu)化技術(shù)。包括在功能部分與時序部分之間統(tǒng)計功能部分延遲的機制，以及在時序部分各模塊之間統(tǒng)計延遲的機制。(6)基于以上研究工作實現(xiàn)了RAMP-Pink模擬平臺。RAMP-Pink平臺是對事務(wù)存儲和推測多線程提供統(tǒng)一支持的多核處理器模擬平臺，采用了Alph

7、a指令集；實現(xiàn)了RAMP-Pink平臺上創(chuàng)建多線程的機制，取代PThreads庫，該機制也可用于其他無操作系統(tǒng)支持的多核模擬平臺；設(shè)計并實現(xiàn)了一個基于目錄的MESICache一致性協(xié)議。
　　 在研究基于FPGA的處理器建模和設(shè)計實現(xiàn)RAMP-Pink系統(tǒng)的過程中我們得到一些如何進(jìn)行多核處理器硬件建模的認(rèn)識。首先，軟件模擬片上多處理器的關(guān)鍵問題是軟件的串行性無法適應(yīng)不斷膨脹的處理器核數(shù)，為此采用具有高度可擴放性的FPGA模擬平臺