Webit System中多處理器IP核設(shè)計(jì)及FPGA實(shí)現(xiàn).pdf

1、隨著技術(shù)的不斷進(jìn)步，材料的物理性能限制了時(shí)鐘頻率和芯片集成度的進(jìn)一步提高，使得通過(guò)這兩種方式來(lái)提高單核處理器性能已非常困難。為了設(shè)計(jì)更高性能的處理器以滿足用戶對(duì)速度的需求，一種新的提高處理器性能的單片多處理器CMP結(jié)構(gòu)計(jì)算機(jī)受到研究人員的重視。
　　 本文基于CMP架構(gòu)思想設(shè)計(jì)了一款多核處理器：WebitSystem處理器，旨在實(shí)現(xiàn)一款CMP結(jié)構(gòu)的處理器并測(cè)試系統(tǒng)的性能，以驗(yàn)證通過(guò)CMP結(jié)構(gòu)來(lái)提高計(jì)算機(jī)處理能力的可行性。系統(tǒng)內(nèi)集

2、成了四個(gè)處理器核，處理器間設(shè)計(jì)了交換控制模塊，以提高各處理器間的通信速度。處理器間互聯(lián)拓?fù)浣Y(jié)構(gòu)采用二叉胖樹(shù)結(jié)構(gòu)。各處理器通過(guò)共享總線訪問(wèn)外部存儲(chǔ)器。系統(tǒng)為每個(gè)處理器設(shè)計(jì)了段寄存器，使用段寄存器加偏移量的方式來(lái)對(duì)外存尋址，尋址空間1MBytes。為了減少各處理器頻繁競(jìng)爭(zhēng)使用總線訪問(wèn)外存帶來(lái)的延遲，提高處理器的利用率，在每個(gè)處理器核上設(shè)計(jì)了一個(gè)容量為1KBytes的Cache，并針對(duì)系統(tǒng)的結(jié)構(gòu)特性設(shè)計(jì)了Cache一致性替換策略。
　　

3、 本文采用VHDL語(yǔ)言完成對(duì)該多核處理器的描述，綜合后的處理器設(shè)計(jì)下載到Xilinx公司的FPGA芯片XC3S500E中進(jìn)行測(cè)試。多核處理器內(nèi)部采用了MC8051IP核，裁減并修改了IP核內(nèi)部處理器部分的設(shè)計(jì)。處理器運(yùn)行修改過(guò)的RMX操作系統(tǒng)，經(jīng)測(cè)試比較，WebitSystem處理器核的處理能力大約是MC8051IP核的2.15倍。
　　 WebitSystem處理器核的特點(diǎn)在于多處理器并行執(zhí)行，在操作系統(tǒng)管理下，每個(gè)處理器可