基于SOC架構的可測試性設計策略的研究.pdf

1、SOC系統(tǒng)芯片的設計面臨著諸多挑戰(zhàn)，其中測試復用問題就是非常棘手的挑戰(zhàn)之一，甚至已經稱為SOC發(fā)展的瓶頸。因此在設計階段考慮測試問題已經成為SOC設計的必經之路。本文從SOC的可測試性設計出發(fā)，主要研究了基于IP核的系統(tǒng)芯片SOC的基本測試結構，并從對測試環(huán)，測試訪問機制設計以及測試調度問題三個方面進行分析和研究。 在SOC芯片中，IP核被嵌入到芯片中作為芯片的一部分，因而無法從芯片引腳直接訪問到IP核的輸入輸出端口，必須要為I

2、P核提供響應的測試訪問通道。 TAM機制就是在測試源和測試宿之間提供這樣的通道；測試環(huán)則是提供一個IP和與TAM機制之間的界面，它可以提供多種操作模式；測試調度是一個確定SOC中各IP核測試開始與結束的時間過程。 本文詳細介紹了IEEE P1500測試環(huán)的實現以及相關標準的作用。文中還分析了用于將測試數據加載到IP核端口的測試訪問機制的工作原理以及相關技術。主要分析了當前應用最為廣泛的采用基于測試總線的TAM策略的原理，并對各種

3、測試訪問機制的優(yōu)缺點進行了分析。在此基礎上提出了一種通過匹配掃描鏈工作頻率與測試儀工作頻率從而有效利用測試儀高頻引腳的虛擬TAM結構，可以有效減少單個SOC測試時間，進而降低芯片的測試成本。這種虛擬TAM結構是通過添加串入并出以及并入串出寄存器有效增加用于測試內核的內部測試總線寬度以及提高測試的并行性，是以電路的硬件開銷為代價換來的。 在SOC芯片中嵌入的IP核數目越來越多的今天，采用了合理的TAM機制的同時，還需要進行TAM優(yōu)