SoC中存儲器的可測試性設(shè)計研究.pdf_第1頁
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文檔簡介

1、隨著集成電路技術(shù)的發(fā)展,SoC芯片的尺寸越來越小,但是,SoC芯片的功能卻是隨之增強。為了滿足SoC的強大功能,嵌入在SoC芯片中的存儲器不但容量要增大,而且類型也不能單一,這給SoC中存儲器的測試帶來了極大的困難。傳統(tǒng)的測試方法不但硬件電路的開銷大、測試周期長,而且故障覆蓋率低,遠遠不能滿足測試的要求。所以,制定一種高質(zhì)量的存儲器測試策略具有重要的理論和實際意義。
　　本文在深入研究了SoC中存儲器特點的基礎(chǔ)上,分析了SoC中存

2、儲器的故障模型,討論了存儲器的測試方法以及算法。設(shè)計了一個靈活的BIST控制器,并提出了面向”字”的測試編碼,根據(jù)需要對嵌入在SoC中的ROM和SRAM進行測試。該測試主要采用存儲器內(nèi)建自測試方法,設(shè)計的BIST控制器包括算法狀態(tài)機、地址生成器模塊、特征分析器模塊、數(shù)據(jù)背景生成模塊和比較器模塊。設(shè)計的基于March算法的22位測試指令編碼,能夠?qū)Υ鎯ζ鲀?nèi)的字內(nèi)故障和字間故障進行測試,節(jié)省了測試時間,提高了測試效率。根據(jù)存儲器的特點及要求

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