SoC中存儲(chǔ)器的可測(cè)試性設(shè)計(jì)研究.pdf

1、隨著集成電路技術(shù)的發(fā)展,SoC芯片的尺寸越來(lái)越小,但是,SoC芯片的功能卻是隨之增強(qiáng)。為了滿足SoC的強(qiáng)大功能,嵌入在SoC芯片中的存儲(chǔ)器不但容量要增大,而且類型也不能單一,這給SoC中存儲(chǔ)器的測(cè)試帶來(lái)了極大的困難。傳統(tǒng)的測(cè)試方法不但硬件電路的開銷大、測(cè)試周期長(zhǎng),而且故障覆蓋率低,遠(yuǎn)遠(yuǎn)不能滿足測(cè)試的要求。所以,制定一種高質(zhì)量的存儲(chǔ)器測(cè)試策略具有重要的理論和實(shí)際意義。
　　本文在深入研究了SoC中存儲(chǔ)器特點(diǎn)的基礎(chǔ)上,分析了SoC中存

2、儲(chǔ)器的故障模型,討論了存儲(chǔ)器的測(cè)試方法以及算法。設(shè)計(jì)了一個(gè)靈活的BIST控制器,并提出了面向”字”的測(cè)試編碼,根據(jù)需要對(duì)嵌入在SoC中的ROM和SRAM進(jìn)行測(cè)試。該測(cè)試主要采用存儲(chǔ)器內(nèi)建自測(cè)試方法,設(shè)計(jì)的BIST控制器包括算法狀態(tài)機(jī)、地址生成器模塊、特征分析器模塊、數(shù)據(jù)背景生成模塊和比較器模塊。設(shè)計(jì)的基于March算法的22位測(cè)試指令編碼,能夠?qū)Υ鎯?chǔ)器內(nèi)的字內(nèi)故障和字間故障進(jìn)行測(cè)試,節(jié)省了測(cè)試時(shí)間,提高了測(cè)試效率。根據(jù)存儲(chǔ)器的特點(diǎn)及要求