14比特50M采樣率的PipelineADC設(shè)計(jì)研究.pdf

1、隨著數(shù)字信號(hào)處理、通信技術(shù)高速發(fā)展，對(duì)作為模擬信號(hào)與數(shù)字信號(hào)接口的模數(shù)轉(zhuǎn)換器的也提出越來(lái)越高的要求，主要表現(xiàn)為高速度、高精度及低功耗的設(shè)計(jì)。而流水線模數(shù)轉(zhuǎn)換器（Pipeline ADC）是高速與高精度最好的折中，所以本文詳細(xì)研究了Pipeline ADC的功耗優(yōu)化設(shè)計(jì)及其數(shù)字校準(zhǔn)的系統(tǒng)級(jí)設(shè)計(jì)，再根據(jù)系統(tǒng)提供的設(shè)計(jì)參數(shù)進(jìn)行電路原理圖設(shè)計(jì)。
　　運(yùn)放的有限增益、有限單位增益帶寬、失調(diào)電壓及非線性的誤差、電容的失配誤差、開(kāi)關(guān)電阻的誤差、

2、kT/C噪聲及時(shí)鐘抖動(dòng)噪聲等非理想因素使得 Pipeline ADC的性能下降。本論文通過(guò)詳細(xì)分析Pipeline ADC子級(jí)電路中的各種非理想因素，并對(duì)其進(jìn)行 Matlab建模，了解各種因素對(duì)整個(gè) ADC的影響及確定它們?cè)陔娐分械挠绊懗潭取；诖四Ｐ?，?duì)整個(gè)Pipeline ADC進(jìn)行功耗優(yōu)化設(shè)計(jì)，得出最優(yōu)化功耗的Pipeline ADC與各個(gè)子模塊電路的設(shè)計(jì)參數(shù)。為了進(jìn)一步降低功耗及減小工藝本身存在的誤差，采用了基于偽隨機(jī)數(shù)相關(guān)性原

3、理的數(shù)字后臺(tái)自校準(zhǔn)技術(shù)，根據(jù)偽隨機(jī)信號(hào)與輸入信號(hào)的不相關(guān)性及其自相關(guān)特性提取Pipeline ADC子級(jí)的線性誤差，并在數(shù)字域校準(zhǔn)這些誤差。
　　本文設(shè)計(jì)了14比特50M采樣率Pipeline ADC，在特定的工藝條件下，根據(jù)Matlab模型的仿真結(jié)果確定了系統(tǒng)由2級(jí)2.5比特、10級(jí)1.5比特和1級(jí)2比特組成，其中前兩級(jí)采用數(shù)字后臺(tái)校準(zhǔn)技術(shù)，最后2比特用于數(shù)字校準(zhǔn)，在引入1％的電容失配的情況下，仿真對(duì)比表明該算法使得系統(tǒng)DNL、

4、INL分別提高了0.25LSB和16.5LSB，SFDR提高了13.4dB。同時(shí)，編寫(xiě)了verlog代碼以便與電路進(jìn)行聯(lián)合仿真，通過(guò)仿真也獲得了與Matlab一樣的效果。最后，根據(jù)系統(tǒng)仿真提供的電路設(shè)計(jì)參數(shù)，采用0.35μm CMOS工藝設(shè)計(jì)了一個(gè)帶數(shù)字后臺(tái)校準(zhǔn)的ADC，并通過(guò)對(duì)ADC電路的整體仿真，得到DNL為-0.175LSB，INL為1.625LSB，ENOB為13.21bit，SFDR為100.01dB，THD為97.46dB。