基于層次化存儲的高性能數(shù)據(jù)包緩存機制的研究與實現(xiàn).pdf_第1頁
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文檔簡介

1、隨著網(wǎng)絡鏈路速率提升到OC－768(40Gbps)，網(wǎng)絡節(jié)點在提高數(shù)據(jù)處理能力的同時也必須提供QoS控制，以滿足各種應用的要求。作為一個存儲－處理－轉發(fā)的網(wǎng)絡系統(tǒng)，網(wǎng)絡處理器必須首先將接收到的數(shù)據(jù)緩存，然后進行協(xié)議處理并轉發(fā)。然而網(wǎng)絡中數(shù)據(jù)到達的速率有很大的波動性，因此需要大容量、高帶寬并能夠快速訪存的緩沖存儲單元來吸收網(wǎng)絡中的數(shù)據(jù)波動。
　　 基于目前存儲設備的發(fā)展現(xiàn)狀，這種性能要求很難由單一的存儲器提供。針對以上特點，結合X

2、DNP中特殊的層次化存儲體系，本文設計并實現(xiàn)了一種基于SRAM和DRAM存儲器共同構成的數(shù)據(jù)包緩沖存儲單元。其中，DRAM提供大容量數(shù)據(jù)包存儲，而SRAM負責實現(xiàn)快速訪問，使該結構以較低的成本實現(xiàn)高性能包緩存。
　　 數(shù)據(jù)包緩存的管理機制包括三個方面：數(shù)據(jù)包緩存地址管理、數(shù)據(jù)包隊列管理和發(fā)送隊列調(diào)度。這三種管理機制通過減少對DRAM存儲器的訪問來提升數(shù)據(jù)包緩存的效率，并保證各個發(fā)送隊列享有均等的數(shù)據(jù)帶寬。
　　 為了提高

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