MPSoC存儲控制器的流水線結構設計與研究.pdf

1、隨著網絡帶寬的急劇增長和網絡協議的不斷更新，基于GPP和ASIC的傳統(tǒng)網絡設備方案已經不能同時滿足性能和可編程性兩方面要求。為此專門針對網絡應用的可編程網絡處理器NP應運而生。NP能夠將GPP和ASIC的高性能完美的結合在一起，既能夠適應不斷變化的協議和應用要求，也能夠靈活擴展以提供不同的處理能力，是能適應當前和未來網絡的發(fā)展要求的新一代網絡技術。基于MPSoC體系的NP由于采用共享存儲器的通信方式，其性能將主要由DRAM的帶寬和延遲決

2、定。因此基于NP系統(tǒng)的DRAM控制器的設計將對系統(tǒng)性能產生深遠的影響。
　　 本文結合XDNP網絡處理器多核多線程的特點和對存儲器的要求，研究并設計出流水線結構DRAM控制器。該DRAM控制器的流水線按功能分為4級，分別是取指級、譯碼級、管理級和發(fā)布級。取指級是指從訪存指令緩沖模塊中按照合理的仲裁算法取出指令，接著譯碼級根據指令類型對指令進行譯碼，從而得到指令包含的信息。管理級則根據指令的地址信息，判斷DRAM尋址類型并產生控制

3、信息，最后發(fā)布級根據控制信息和指令信息發(fā)布正確的DRAM命令。本文設計的控制器以流水線的方式處理指令，通過比較相鄰指令的地址信息，動態(tài)的調整DRAM存儲器頁開或頁閉的策略，因此可以減少或隱藏存儲延時并提高DRAM總線的吞吐率。
　　 本文采用硬件描述語言Verilog實現DRAM控制器的設計，并完成控制器的功能驗證、時序驗證和FPGA原型驗證，確保DRAM控制器邏輯功能的正確性并且滿足時序要求。最后通過理論分析和仿真測試，發(fā)現同