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文檔簡介
1、Reed Solomon(RS)碼是一類廣泛應用的前向糾錯碼,它能夠檢測和糾正多種類型的錯誤,特別是突發(fā)錯誤。本文的主要任務是針對FPGA平臺設計高速、高吞吐率和高資源利用率的通用RS譯碼器。 在現(xiàn)有的RS碼譯碼算法中,riBM(reformed inverse-free Berlekamp-Messey)算法憑借其較短的關鍵路徑延遲、較高的數(shù)據(jù)吞吐率和非常規(guī)則的結構成為了實現(xiàn)RS譯碼器的主流算法。然而,在基于riBM算法的RS
2、譯碼器中,KES模塊需要大量的有限域乘法器和有限域加法器資源,而且該模塊在譯碼時長時間處于空閑狀態(tài)。因此,riBM算法具有較高的硬件復雜度和較低的資源率。 針對這些問題,本文提出了改進方法。首先,我們將KES模塊進行t+1倍復用,從而使得該模塊需要的組合邏輯資源幾乎降低到了原來的t+1分之一。復用后的RS譯碼器仍然保持著原有的關鍵路徑延遲和吞吐率,同時KES模塊的空閑時間顯著減少,這也就意味著資源利用率的提高。另外,在改進結構的
3、基礎上,我們發(fā)現(xiàn)通過在模塊之間共享硬件資源可以進一步降低譯碼器的硬件復雜度。這正是傳統(tǒng)RS譯碼算法的研究盲區(qū),因為這些算法往往專注于提高單個模塊的性能。本文給出了在模塊間共享資源的兩種方法,并且證明了這兩種方法都能夠進一步降低RS譯碼器的硬件復雜度和提高資源利用率。最后,本文還將這些改進方法推廣到了刪除譯碼和打孔碼的譯碼。 本文設計的RS譯碼器能夠支持多種類型的RS碼,包括RS全碼、RS縮短碼、RS打孔碼和刪除譯碼,并且提供自檢
4、錯機制。該機制能夠檢測由于實際錯誤個數(shù)超過糾錯能力引起的譯碼錯誤,而且有較高的檢測概率。本文設計的電路結構都已經分別用M語言和VHDL語言實現(xiàn)和驗證,并且給出了相應的仿真結果?;贒SP和FPGA的聯(lián)合硬件平臺測試也證明了設計的正確性。另外,綜合和仿真結果表明,本文設計的譯碼器在資源消耗、譯碼速度、吞吐率和延遲等性能上都十分接近商業(yè)IP核的水平。最后,本文還將所有的VHDL代碼整合到一個應用軟件中,用戶只需通過圖形界面指定相關的參數(shù)就可
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