可擴(kuò)展復(fù)數(shù)有符號(hào)數(shù)FFT研究及ASIC實(shí)現(xiàn).pdf

1、隨著數(shù)字電子技術(shù)的發(fā)展，數(shù)字信號(hào)處理技術(shù)已廣泛應(yīng)用于通訊、計(jì)算機(jī)和多媒體等領(lǐng)域。快速傅里葉變換（FFT）作為數(shù)字信號(hào)處理的核心技術(shù)之一，使離散傅里葉變換的運(yùn)算時(shí)間縮短了幾個(gè)數(shù)量級(jí)。
　　 本文討論了一種在ASIC上實(shí)現(xiàn)的可擴(kuò)展復(fù)數(shù)有符號(hào)數(shù)FFT結(jié)構(gòu)。它采用模塊復(fù)用結(jié)構(gòu)和碟形運(yùn)算器，其中的乘法器采用改進(jìn)型的 booth編碼，并用wallacetree結(jié)構(gòu)來(lái)計(jì)算出乘法結(jié)果。本設(shè)計(jì)以8點(diǎn)FFT為基礎(chǔ)，可擴(kuò)展到16點(diǎn)和32點(diǎn)，并且能夠根

2、據(jù)實(shí)際需要隨時(shí)轉(zhuǎn)換到不同點(diǎn)數(shù)的FFT模式，便于集成和推廣。使用verilog語(yǔ)言完成設(shè)計(jì)，并集成到芯片上進(jìn)行驗(yàn)證。
　　 本文主要的工作如下：
　　 1.分析了快速傅立葉變換（FFT）的三種算法，并選取基2按時(shí)間抽取算法來(lái)實(shí)現(xiàn)可擴(kuò)展FFT。
　　 2.設(shè)計(jì)并實(shí)現(xiàn)了整個(gè)FFT處理器的電路結(jié)構(gòu)，并用Verilog HDL進(jìn)行了描述，采用業(yè)界廣泛使用的ASIC設(shè)計(jì)流程，完成了RTL編碼、功能仿真、邏輯綜合、自動(dòng)布局布線