ULSI柵氧化層可靠性（GOI）測(cè)試.pdf

1、隨著技術(shù)的不斷發(fā)展，集成電路的柵氧化層的厚度也由20-30nm降至1nm以下。柵氧化層不斷向薄膜方向發(fā)展，而電源電壓卻不宜降低。在較高的電場(chǎng)強(qiáng)度下，勢(shì)必使柵氧化層的性能成為一個(gè)突出的問(wèn)題。柵氧抗電性能不好將引起MOS器件電參數(shù)不穩(wěn)定，如：閾值電壓漂移，跨導(dǎo)下降、漏電流增加等，進(jìn)一步可引起柵氧的擊穿，導(dǎo)致器件的失效，使整個(gè)集成電路陷入癱瘓狀態(tài)。因此，柵氧化膜的擊穿，包括與時(shí)間有關(guān)的擊穿(TDDB)和零時(shí)擊穿(TZDB)，多年來(lái)一直是超大規(guī)

2、模集成電路可靠性研究領(lǐng)域關(guān)注的熱點(diǎn)，也是限制集成度提高的重要原因。 而工藝的發(fā)展，對(duì)GOI的測(cè)試技術(shù)也提出了新的挑戰(zhàn)。隨著柵氧化層厚度的變化，新材料的引入，傳統(tǒng)的GOI測(cè)試方法已經(jīng)遠(yuǎn)遠(yuǎn)不能滿足工藝的進(jìn)步。本文就已有的測(cè)試項(xiàng)目TDDB，根據(jù)國(guó)外前沿的研究結(jié)果，提出了一些新的測(cè)試方案，并在C語(yǔ)言的環(huán)境下實(shí)現(xiàn)算法，結(jié)合Keithley S900和TEL-P8測(cè)試系統(tǒng)，用于測(cè)試0.13um工藝的柵氧化層壽命。數(shù)據(jù)分析部分，本文沒(méi)有使用特

3、殊的分析工具，而是使用常用的辦公室軟件一微軟公司的MS Excel，便于推廣操作。 同時(shí)，我們將GOI的測(cè)試方法進(jìn)一步推廣，用于動(dòng)態(tài)存儲(chǔ)器電容可靠性評(píng)估。作為新一代的DRAM電容，三氧化二鋁電容的可靠性測(cè)試是在高溫低壓下完成，這樣可縮短測(cè)試時(shí)間，同時(shí)，也可以減少漏電流。在Vramp和TDDB測(cè)試中，我們采用在工作電壓下測(cè)量漏電流，以避免背景電流的影響。同時(shí)在Vramp測(cè)試中也考慮到電容充電過(guò)程的影響。三氧化二鋁電容的失效過(guò)程分為