復(fù)雜信號分選算法研究與硬件設(shè)計(jì).pdf

1、隨著雷達(dá)技術(shù)的發(fā)展，雷達(dá)工作體制的多樣化，復(fù)雜化及各種體制的綜合利用，電子對抗面臨的電磁環(huán)境越來越復(fù)雜。雷達(dá)信號分選成為電子對抗領(lǐng)域的一個關(guān)鍵技術(shù)。只有正確的識別出目標(biāo)雷達(dá)的類型，才能有效的對敵方雷達(dá)進(jìn)行干擾。隨著現(xiàn)代電子技術(shù)的發(fā)展，可編程器件（Field Programmable Gate Array-FPGA）越來越多的應(yīng)用到實(shí)際中，數(shù)字信號處理器（Digital Signal Processor-DSP）的性能也不斷提升，本文介紹

2、一種利用DSP-ADSP-TS201和FPGA-Virtex4搭建的硬件平臺，協(xié)同處理實(shí)現(xiàn)雷達(dá)信號分選的電路。
　　 本文首先對雷達(dá)信號的處理過程做了簡單的介紹，然后詳細(xì)介紹了幾種常用的雷達(dá)信號分選算法，并對這些算法做了比較分析。結(jié)合幾種算法各自的優(yōu)缺點(diǎn)，選定SDIF算法作為本設(shè)計(jì)的主要分選算法。根據(jù)硬件平臺設(shè)計(jì)和算法實(shí)現(xiàn)的實(shí)際情況，最后給出了一套完整的設(shè)計(jì)方案。主要的工作內(nèi)容如下：
　　 1、搭建硬件平臺，主要包括有系

3、統(tǒng)供電電源、DSP、FPGA、雙端口RAM、外部存儲器、配置電路及必要的外圍電路等。
　　 2、編寫VHDL語言，實(shí)現(xiàn)FPGA內(nèi)部的邏輯功能模塊，在采樣時間內(nèi)，完成對雷達(dá)信號的脈寬，到達(dá)時間等參數(shù)的采集等預(yù)分選工作。
　　 3、編寫DSP中相應(yīng)的分選算法程序。FPGA預(yù)處理后的數(shù)據(jù)送入到雙端口RAM中，DSP從雙端口RAM中讀取數(shù)據(jù)，利用分選算法進(jìn)行相應(yīng)的數(shù)據(jù)處理，完成信號分選工作。
　　 實(shí)踐證明，此信號分選處