硅基共平面波導(dǎo)的設(shè)計(jì)實(shí)現(xiàn)及射頻性能分析.pdf

1、隨著軍用和民用通訊的發(fā)展，急需大量高集成度、低成本、低功耗且能與信號(hào)處理電路集成在一起的平面射頻/微波無(wú)源器件。在單片集成電路(MMIC)中，隨著頻率的升高，在低阻硅(ρ=1～20Ω·cm)襯底實(shí)現(xiàn)的傳輸線、電感等元器件的微波損耗逐漸增大。然而，近來(lái)一種低摻雜、高電阻率(ρ＞1000Ω·cm)的硅材料已代替低阻硅逐漸成為硅基MMIC電路中的襯底材料。微型平面?zhèn)鬏斁€中最基本最重要的一種傳輸線——共平面波導(dǎo)(CoplanarWaveguid

2、e-CPW)在微波電路中已被廣泛地應(yīng)用和實(shí)現(xiàn)。 在廣泛文獻(xiàn)調(diào)研的基礎(chǔ)上，本文通過(guò)電磁場(chǎng)仿真軟件HFSS對(duì)大量不同尺寸、特征阻抗均近似為50Ω的硅基共平面波導(dǎo)進(jìn)行仿真模擬，通過(guò)對(duì)他們微波損耗以及電磁場(chǎng)的分析，設(shè)計(jì)并選擇出信號(hào)線寬度分別為39μm和44μm，信號(hào)線和地線間間隔均不同的六組共平面波導(dǎo)。將這六組CPW分別制備在氧化低阻硅襯底、氧化高阻硅襯底、SOI襯底上，測(cè)試在20GHz時(shí)的插入損耗分別為-13.6dB、-2.73dB、

3、-3.9dB。同時(shí)測(cè)得這三種襯底上CPW的插入損耗隨信號(hào)線和地線間間隔的增大不斷減小。以上一系列測(cè)試結(jié)果與電磁場(chǎng)仿真的結(jié)果相吻合。 在以上實(shí)驗(yàn)的基礎(chǔ)上，本文通過(guò)高頻C-V測(cè)試得到氧化高阻硅中Si-SiO2系統(tǒng)電荷主要表現(xiàn)為正電荷，其密度約為4.8×1010/cm2。經(jīng)過(guò)工藝流片實(shí)現(xiàn)了三種不同的高阻硅襯底，分別為高阻硅、氧化高阻硅、氧化高阻硅但去除信號(hào)線與地線間氧化層，將CPW制備于這三種襯底上在20GHz時(shí)，測(cè)得的插入損耗分別為

4、-0.99dB、-2.73dB及-1.16dB，因此去除信號(hào)線與地線間氧化層使得傳輸線損耗降低了1.57dB。 同時(shí)，當(dāng)CPW制備在氧化高阻硅和除去線間氧化層的氧化高阻硅兩種襯底上時(shí)，對(duì)CPW加直流偏壓-20V～+20V，在20GHz時(shí)所測(cè)得的插入損耗隨偏壓的不斷變化而改變。對(duì)于前者，當(dāng)偏壓為-14V時(shí)，插入損耗達(dá)到最小值；對(duì)于后者，當(dāng)偏壓從-20V變化到+20V時(shí)，插入損耗從-1.1dB不斷增大到-1.25dB。 本文

5、還通過(guò)對(duì)比以上這一系列實(shí)驗(yàn)數(shù)據(jù)進(jìn)行理論研究，運(yùn)用電磁場(chǎng)理論以及共平面波導(dǎo)的基本原理作為分析基礎(chǔ)，對(duì)氧化高阻硅襯底進(jìn)行模型分析。通過(guò)建立共平面波導(dǎo)等效RLCG的π模型，得出流過(guò)地線的電流比率隨著信號(hào)線和地線間間隔增大而逐漸增大，即襯底損耗逐漸減?。煌瑫r(shí)，得出高阻硅、氧化高阻硅、除去線間氧化層的氧化高阻硅三種襯底的并聯(lián)導(dǎo)納的表達(dá)式，通過(guò)分析三種襯底的氧化層電容和線間電容，得出三種襯底的并聯(lián)導(dǎo)納大小為：高阻硅＜除去線間氧化層的氧化高阻硅＜氧化