龍芯RTL Verilog到C翻譯器的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、Verilog硬件描述語(yǔ)言(IEEE Standard Verilog Hardware Description Language)為電子系統(tǒng)各階段的建立提供統(tǒng)一的形式符號(hào)。在IC設(shè)計(jì)中，使用Verilog編寫(xiě)寄存器級(jí)描述(RTL)對(duì)目標(biāo)系統(tǒng)建立行為級(jí)模型后，對(duì)RTL進(jìn)行大量的軟件仿真不僅可以及早發(fā)現(xiàn)潛在的邏輯錯(cuò)誤，而且能夠?qū)δ繕?biāo)系統(tǒng)的性能進(jìn)行初步評(píng)估。 目前，使用商業(yè)仿真軟件成為IC設(shè)計(jì)工程師們的首選，但商業(yè)仿真軟件由于成本

2、過(guò)高、使用環(huán)境復(fù)雜等局限性，不適用于性能分析和系統(tǒng)評(píng)測(cè)等一般應(yīng)用。對(duì)于一般應(yīng)用，有針對(duì)性的開(kāi)發(fā)專有的仿真軟件不僅可以節(jié)約成本、簡(jiǎn)化仿真環(huán)境，還能提高仿真速度。 本文的研究工作主要是針對(duì)特殊的語(yǔ)法語(yǔ)義，設(shè)計(jì)并實(shí)現(xiàn)RTL Verilog到C的翻譯器，并以此翻譯器為基礎(chǔ)進(jìn)行高級(jí)語(yǔ)言生成式仿真。文中首先詳細(xì)描述了該翻譯器前端的分析流程，分別討論了每個(gè)階段使用的重要數(shù)據(jù)結(jié)構(gòu)和算法，然后描述了翻譯器后端代碼生成的過(guò)程，提出仿真簡(jiǎn)化模型，并給