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文檔簡介
1、Verilog硬件描述語言(IEEE Standard Verilog Hardware Description Language)為電子系統(tǒng)各階段的建立提供統(tǒng)一的形式符號。在IC設計中,使用Verilog編寫寄存器級描述(RTL)對目標系統(tǒng)建立行為級模型后,對RTL進行大量的軟件仿真不僅可以及早發(fā)現(xiàn)潛在的邏輯錯誤,而且能夠對目標系統(tǒng)的性能進行初步評估。 目前,使用商業(yè)仿真軟件成為IC設計工程師們的首選,但商業(yè)仿真軟件由于成本
2、過高、使用環(huán)境復雜等局限性,不適用于性能分析和系統(tǒng)評測等一般應用。對于一般應用,有針對性的開發(fā)專有的仿真軟件不僅可以節(jié)約成本、簡化仿真環(huán)境,還能提高仿真速度。 本文的研究工作主要是針對特殊的語法語義,設計并實現(xiàn)RTL Verilog到C的翻譯器,并以此翻譯器為基礎進行高級語言生成式仿真。文中首先詳細描述了該翻譯器前端的分析流程,分別討論了每個階段使用的重要數(shù)據(jù)結構和算法,然后描述了翻譯器后端代碼生成的過程,提出仿真簡化模型,并給
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