基于RISC體系結(jié)構(gòu)的處理器設(shè)計與RTL級實現(xiàn).pdf

1、處理器設(shè)計和實現(xiàn)屬于高復(fù)雜度和高科技含量的核心技術(shù)，一向都只為少數(shù)幾個國家的少數(shù)幾個公司和實驗室所掌握。在這樣的一種背景下，探索并總結(jié)出一套處理器設(shè)計和實現(xiàn)的合理方案，就顯得意義重大。本文正是試圖完成這樣一個工作。 本文從研究一個32位RISC處理器的流水線設(shè)計方案入手，首先通過分析指令的具體行為反推出一個流水線整體設(shè)計方案，然后解決引入流水線帶來的結(jié)構(gòu)相關(guān)，數(shù)據(jù)相關(guān)和控制相關(guān)，再通過引入cache和TLB來達(dá)到通過一個流水周期

2、完成訪存操作的目的。通過對處理器前端的PC(程序計數(shù)器)模塊，分支預(yù)測模塊，取指和譯碼模塊等作出設(shè)計調(diào)整，并引入寄存器重命名，ROQ(重排序隊列)，BRQ(分支轉(zhuǎn)移隊列)以及發(fā)射隊列等模塊，將設(shè)計過渡到超標(biāo)量階段，并給出完整的超標(biāo)量設(shè)計框圖。整個設(shè)計過程遵循由簡單到復(fù)雜、逐步增加功能模塊和逐步求精的原則。在此基礎(chǔ)上，給出了一個32位流水線RISC處理器的RTL實現(xiàn)方案。這包括內(nèi)存模塊的實現(xiàn)細(xì)節(jié)、CPU模塊內(nèi)部各部分的實現(xiàn)細(xì)節(jié)以及內(nèi)存與C