在片系統(tǒng)FPGA在數(shù)字示波器設(shè)計中的應(yīng)用研究.pdf_第1頁
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文檔簡介

1、本課題是“500MHz隨機(jī)取樣寬帶數(shù)字存儲示波器”項目的一部分。該示波器要求實時采樣率達(dá)到500Msps,等效采樣率達(dá)到40Gsps。本課題包括兩個部分：在片系統(tǒng)（SOC）的設(shè)計和雙處理器系統(tǒng)的效率試驗。
　　在片系統(tǒng)SOC利用IP技術(shù)將一個系統(tǒng)的功能集成到一片芯片內(nèi)，使儀器小型化，設(shè)計簡單化。本課題的任務(wù)是將項目中數(shù)字儲存示波器（DSO）的時間基準(zhǔn)電路、控制單元和接口電路集成到一片現(xiàn)場可編程的邏輯門陣列（Field Progra

2、mmable Gate Array）使其能夠完成DSO的數(shù)據(jù)采集功能。其中時間基準(zhǔn)電路主要應(yīng)用FPGA內(nèi)部提供的鎖相環(huán)（PLL）進(jìn)行設(shè)計；控制電路是由在FPGA內(nèi)部所設(shè)計的多個寄存器構(gòu)成；接口電路又包括與主控制器的PCI接口，與A/D轉(zhuǎn)換器的接口和與協(xié)處理器的接口（HPI）。
　　數(shù)字信號處理器（DSP）是一種專門用于數(shù)字信號處理的微處理器。DSP芯片內(nèi)的硬件結(jié)構(gòu)和特殊的操作指令使其能夠快速的實現(xiàn)各種數(shù)字信號的處理算法。為了提高D

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