基于FPGA的數(shù)字存儲(chǔ)示波器研究.pdf

1、示波器是調(diào)試電路的一個(gè)重要工具，其性能的優(yōu)劣直接影響電路測(cè)試數(shù)據(jù)的準(zhǔn)確度。在電路參數(shù)的分析過(guò)程中，除了示波器的帶寬、采樣率和存儲(chǔ)深度外，一個(gè)更重要的指標(biāo)就是波形捕獲率，該指標(biāo)直接關(guān)系到示波器能否捕獲到偶發(fā)的錯(cuò)誤信號(hào)，而這個(gè)指標(biāo)也正是數(shù)字存儲(chǔ)示波器的一個(gè)軟肋。
　　 本系統(tǒng)基于單片F(xiàn)PGA的多處理器結(jié)構(gòu)，讓整個(gè)系統(tǒng)運(yùn)行在并行處理上，提高整體的性能。其中，多處理器全部在ALTERA的EP3C40P240C8N中實(shí)現(xiàn)，在降低設(shè)計(jì)復(fù)雜度

2、的同時(shí)也提高了系統(tǒng)的穩(wěn)定性。FPGA的可編程性使多處理器的設(shè)計(jì)可行；首先通過(guò)雙采樣處理器對(duì)信號(hào)進(jìn)行乒乓采集，提高采樣的效率，降低丟失波形的概率，然后在波形顯示部分直接使用專門的顯示處理器，包括波形映射處理器和顯示控制器。其中波形映射可以等效增加LCD的刷新率，該方法突破了LCD顯示的低刷新率。將多個(gè)波形疊加起來(lái)一起顯示，提高了示波器的波形刷新率，增強(qiáng)了捕獲偶發(fā)信號(hào)的能力。
　　 核心處理器采用NIOSⅡ處理器，充分發(fā)揮了FPGA

3、的性能，使用NIOSⅡ處理器接收操作面板信息并反饋給其他各個(gè)處理器單元，負(fù)責(zé)協(xié)調(diào)各個(gè)協(xié)處理器的有序工作。使用NIOSⅡ處理器構(gòu)建了一個(gè)SOPC系統(tǒng)，可以將數(shù)據(jù)處理與計(jì)算模塊設(shè)計(jì)成IP核連接到處理器的總線上，統(tǒng)一由核心處理器控制。在需要增加示波器的功能時(shí)，可以將相應(yīng)的IP核連接到處理器上，這樣就實(shí)現(xiàn)一個(gè)可裁剪的多功能示波器。
　　 在本系統(tǒng)中使用SD卡對(duì)采集的數(shù)據(jù)進(jìn)行保存，并將保存的數(shù)據(jù)送入PC機(jī)中進(jìn)行分析，該IP核是連接在處理器

4、的Avalon總線上的，通過(guò)處理器控制SD卡的讀寫操作。
　　 示波器的數(shù)字信號(hào)處理模塊使用DSP Builder構(gòu)建模型并調(diào)用QUARTUSⅡ?qū)⑵渲苯愚D(zhuǎn)化成高效的數(shù)字邏輯電路。DSP Builder不僅可以搭建數(shù)字信號(hào)處理模型，還可以通過(guò)仿真檢測(cè)模型的準(zhǔn)確性。
　　 本系統(tǒng)具有高度的靈活性，F(xiàn)PGA內(nèi)的處理器和存儲(chǔ)器都可以進(jìn)行修改，以適應(yīng)不同的需求。FPGA的可編程性使得示波器的升級(jí)更加容易，可以在FPGA中加入需要的