DCScan：一種低功耗的掃描測(cè)試結(jié)構(gòu).pdf

1、為保證電子產(chǎn)品的質(zhì)量和可靠性，對(duì)集成電路進(jìn)行測(cè)試必不可少。近幾十年來(lái)，隨著超大規(guī)模集成技術(shù)的迅猛發(fā)展，芯片的規(guī)模和集成度大幅度增加，對(duì)集成電路進(jìn)行測(cè)試越來(lái)越難。傳統(tǒng)的測(cè)試方法已經(jīng)不能滿(mǎn)足人們對(duì)系統(tǒng)可靠性的要求。要解決這些問(wèn)題，迫切需要采用新的測(cè)試?yán)碚摵图夹g(shù)。為此，人們提出了可測(cè)性設(shè)計(jì)(Design for Test，DFT)方法。全掃描設(shè)計(jì)是最重要、也是應(yīng)用最廣的DFT方法之一。但是，全掃描設(shè)計(jì)存在測(cè)試應(yīng)用時(shí)間過(guò)長(zhǎng)、測(cè)試數(shù)據(jù)量過(guò)大、測(cè)試

2、功耗過(guò)高等缺陷。 目前，在針對(duì)掃描設(shè)計(jì)的研究中，有些專(zhuān)注于測(cè)試費(fèi)用的降低，有些專(zhuān)注于測(cè)試功耗的降低。但至今仍沒(méi)有一個(gè)比較完善的，既能保持較低的掃描測(cè)試費(fèi)用，同時(shí)又能降低電路測(cè)試功耗的方法。事實(shí)上，為了降低測(cè)試費(fèi)用，一般都需要增強(qiáng)電路工作的并行性，這會(huì)使得電路內(nèi)部跳變更加頻繁，電路測(cè)試功耗居高不下。所以，使兩者同時(shí)降低是很困難的。 利用電路中掃描單元間的相容關(guān)系，本文提出了一種低功耗的掃描測(cè)試結(jié)構(gòu)-DCScan結(jié)構(gòu)。在此結(jié)

3、構(gòu)中，彼此相容的掃描單元被置于同一掃描分段中。由于相容掃描單元的測(cè)試數(shù)據(jù)相同，測(cè)試數(shù)據(jù)掃描沿相容掃描分段移入CUT的過(guò)程中不會(huì)產(chǎn)生跳變。因而，電路的測(cè)試功耗大大降低。在此基礎(chǔ)上，我們?cè)谝话愕腄CScan中引入異或和異或非相容的概念，構(gòu)成一個(gè)擴(kuò)展掃描結(jié)構(gòu)。實(shí)驗(yàn)結(jié)果表明，相比一般的DCScan結(jié)構(gòu)，擴(kuò)展結(jié)構(gòu)不但測(cè)試費(fèi)用有所降低，功耗也同時(shí)降低。而且，與同樣利用了異或和異或非相容性質(zhì)的擴(kuò)展相容性?huà)呙铇?shù)結(jié)構(gòu)相比，在保持掃描測(cè)試應(yīng)用時(shí)間都比較低的

4、基礎(chǔ)上，擴(kuò)展DCScan結(jié)構(gòu)的測(cè)試功耗更低。 由于DCScan結(jié)構(gòu)建立在掃描單元之間的相容關(guān)系上，沒(méi)有考慮布線(xiàn)因素，DCScan結(jié)構(gòu)中的布線(xiàn)長(zhǎng)度可能過(guò)長(zhǎng)。過(guò)長(zhǎng)的布線(xiàn)長(zhǎng)度意味著額外的硬件開(kāi)銷(xiāo)，且容易引起時(shí)延或者布線(xiàn)擁塞等問(wèn)題。為了降低DCScan結(jié)構(gòu)的布線(xiàn)長(zhǎng)度，我們提出了兩種方法。一是通過(guò)對(duì)掃描單元進(jìn)行重排序，使得同一個(gè)掃描分段中的布線(xiàn)長(zhǎng)度最短。另一種方法則是在掃描結(jié)構(gòu)構(gòu)造過(guò)程中即考慮布線(xiàn)因素，對(duì)布線(xiàn)長(zhǎng)度進(jìn)行限制，防止過(guò)長(zhǎng)布線(xiàn)的出