一種高速低功耗流水線ADC的設計.pdf

1、本次研究的目的是采用65nm CMOS工藝，設計一款高速低功耗的流水線ADC。為了保證ADC的精度和速度，在設計中使用了改進過的柵壓自舉開關和低增益運算放大器，并結合后臺數字校正算法，極大的提高了ADC的整體性能。
　　在高速高精度ADC設計中，當采用特征尺寸很小的工藝時，由于采樣電路中的運算放大器很難實現高增益，所以ADC設計幾乎不會采用單獨的采樣電路，而是用SHA-less的結構。在這種結構中，ADC對采樣開關的精度是很高的，

2、一般使用柵壓自舉開關來實現對精度的要求。
　　要實現高速低功耗ADC的設計，必須設計出帶寬足夠大的運放?？紤]到65nm CMOS工藝的特征頻率在100G的數量級，于是本次設計采用了低增益的運放，以保證其帶寬足夠。
　　文章在介紹了ADC的電容失配校正、失調誤差和增益誤差后，提出了數字校正算法，分別校正了第1級的電容失配誤差和第2~4級的增益誤差，流水線結構的ADC自身對失調誤差有較大的容忍范圍，能夠自己校正。需要注意的是增益

3、誤差的校正是建立在ADC沒有非線性誤差的基礎上，因此設計中需要特別考慮，精心設計。
　　在對比了ADC三種常見的版圖布局之后，本次設計采用了左右型布局。并考慮到電路系統(tǒng)級的對稱原則，運放布局沒有采用中心對稱的設計，從而簡單實現了整體電路的平面對稱設計。
　　最終設計的ADC能夠實現10-bit，250-MSPS，功耗在50mW以內的指標。在前仿階段，奈圭斯特頻率采樣下，ADC的 ENOB能夠達到9.82-bit，FOM達到2