功率門控關鍵技術分析與電路設計.pdf

1、隨著晶體管制造工藝尺寸的不斷縮小，閾值電壓降低，導致靜態(tài)功耗成指數(shù)級增長，降低靜態(tài)功耗已經成為CMOS集成電路設計中越來越重要的目標。本文針對降低靜態(tài)功耗的功率門控技術，研究了基于門的最大電流進行分簇的算法、基于時間的門控信號控制方法，設計了降低地反射的新型階梯電壓生成電路和改進的延遲控制結構、實現(xiàn)數(shù)據(jù)保持的鉗位型數(shù)據(jù)保持結構和數(shù)據(jù)保持寄存器、抑制柵泄漏電流的輸入控制電路和雙電源結構。
　　本文分析了功率門控的關鍵技術。功率門控技

2、術對靜態(tài)功耗降低效果很明顯，但還存在一些問題需要解決。在功率門控技術的實現(xiàn)方法方面，本文采用對整體電路進行分簇插入門控開關的算法，使電路的靜態(tài)功耗降低90％左右、性能損失小于5%。采用基于時間的控制原理，設計了門控信號控制電路，它可以監(jiān)測電路模塊的輸入狀態(tài)來生成門控信號，激活時間只占時鐘周期的2.3%。由于功率門控技術會引起地反射、數(shù)據(jù)丟失和柵泄漏電流等效應，本文設計了新型的階梯電壓生成電路和改進的延遲控制電路來降低地反射，兩種方案都達

3、到了很好的效果。利用插入鉗位晶體管的方式來實現(xiàn)數(shù)據(jù)保持，并設計了帶數(shù)據(jù)保持功能的寄存器，可在功率門控技術中代替普通的寄存器。由于柵泄漏電流與電路的原始輸入有關，所以本文采用輸入控制電路對柵泄漏電流進行抑制，并設計了一種雙電源的結構，可以同時抑制亞閾值電流和柵泄漏電流。最后，本文將上述技術應用于電路設計中。
　　基于中芯國際SMICCMOS90nm工藝模型，在1.0V電源電壓供電的條件下，利用HSPICE仿真工具完成了各部分電路的仿