低功耗SRAM存儲(chǔ)單元關(guān)鍵技術(shù)研究及電路設(shè)計(jì).pdf

1、隨著MOS管制造工藝的進(jìn)步以及SoC系統(tǒng)的廣泛運(yùn)用，包括:高速移動(dòng)網(wǎng)絡(luò)通信技術(shù)、GPS全球衛(wèi)星導(dǎo)航技術(shù)、無(wú)線傳感技術(shù)等，對(duì)SoC系統(tǒng)的低功耗訴求越來(lái)越高，因此，作為SoC系統(tǒng)中的功耗大戶，對(duì)于存儲(chǔ)芯片方面的功耗需求也越來(lái)越苛刻。在各種SoC系統(tǒng)所用的存儲(chǔ)芯片中，SRAM由于其獨(dú)特的優(yōu)勢(shì)，占據(jù)大約70％左右的比例。同時(shí)，根據(jù)相關(guān)預(yù)測(cè)，到2014年，SoC芯片全部面積的94％將由片上存儲(chǔ)器所占據(jù)，SRAM電路作為芯片內(nèi)嵌的存儲(chǔ)器，是芯片必不

2、可少的功能部件之一，其功耗的大小會(huì)直接影響到整個(gè)SoC芯片在功耗方面的表現(xiàn)。
　　 因此，能耗大戶靜態(tài)存儲(chǔ)器(SRAM)的低功耗設(shè)計(jì)受到廣泛關(guān)注。2005年麻省理工學(xué)院教授Ananthachandrakasan領(lǐng)導(dǎo)的亞閾值電路小組和德州儀器協(xié)會(huì)共同提出的一種新興的低功耗技術(shù):亞閾值電路設(shè)計(jì)技術(shù)。該技術(shù)通過(guò)將系統(tǒng)電源電壓降低至器件亞閾值區(qū)域(Vdd＜Vth)以獲得極低的系統(tǒng)總功耗。但是，隨著電源電壓的極大降低，環(huán)境參數(shù)以及工藝偏差

3、對(duì)亞閾值電路性能的影響亦呈指數(shù)級(jí)變化，極易導(dǎo)致傳統(tǒng)結(jié)構(gòu)存儲(chǔ)單元電路出現(xiàn)致命的功能性錯(cuò)誤。同時(shí)，隨著電源電壓的極大降低，由于SRAM中存儲(chǔ)單元高密度集成的特點(diǎn)，位線上漏電流造成的靜態(tài)功耗也不容小覷。因此，為保證存儲(chǔ)單元電路能夠在亞閾值區(qū)正常工作，有必要從存儲(chǔ)單元電路設(shè)計(jì)理論、存儲(chǔ)單元電路結(jié)構(gòu)等各方面進(jìn)行研究，并在此基礎(chǔ)上重新進(jìn)行存儲(chǔ)單元電路設(shè)計(jì)。
　　 首先，本輪文對(duì)近年的幾類比較有代表性的SRAM存儲(chǔ)單元結(jié)構(gòu)進(jìn)行了詳細(xì)的分析。在

4、此基礎(chǔ)上，分析得到亞閾值存儲(chǔ)單元結(jié)構(gòu)設(shè)計(jì)上的側(cè)重點(diǎn)，考慮到亞閾值工作電壓下讀穩(wěn)定性面臨的嚴(yán)峻考驗(yàn)，本論文擬定采用讀寫(xiě)分離的結(jié)構(gòu)來(lái)構(gòu)造存儲(chǔ)單元。其次，考慮到亞閾值工作電壓下反相器電壓傳輸特性嚴(yán)重惡化的情況，本論文針對(duì)傳統(tǒng)結(jié)構(gòu)反相器、采用DT技術(shù)反相器以及采用PDT技術(shù)反相器的電壓傳輸特性曲線進(jìn)行了仿真，仿真結(jié)果證明采用PDT技術(shù)的反相器無(wú)論是從開(kāi)關(guān)閾值來(lái)看還是技術(shù)的可操作性方面來(lái)看都是構(gòu)建存儲(chǔ)單元較為合理的選擇。最后，本文提出一種新型的8

5、管SRAM存儲(chǔ)單元結(jié)構(gòu)。針對(duì)亞閾值工作電壓下讀操作對(duì)數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)的影響，本文提出的SRAM存儲(chǔ)單元結(jié)構(gòu)采用了讀寫(xiě)分離結(jié)構(gòu)與PDT技術(shù)相結(jié)合的方法構(gòu)建，在吸收了近年來(lái)相關(guān)論文針對(duì)SRAM存儲(chǔ)單元設(shè)計(jì)思想的前提下，本文設(shè)計(jì)8管單元在盡可能減小面積損耗的前提下，保證了該結(jié)構(gòu)有較好的噪聲容限。應(yīng)該指出的是，由于本文設(shè)計(jì)的8管存儲(chǔ)單元采用了讀寫(xiě)分離的結(jié)構(gòu)，因此在晶體管尺寸比例的調(diào)整方面該單元無(wú)疑擁有更大的自由度，所以通過(guò)晶體管尺寸比例的調(diào)整本論文