基于性能方程的CMOS模擬電路自動(dòng)優(yōu)化技術(shù)研究.pdf

1、模擬集成電路自動(dòng)優(yōu)化可分為基于仿真和基于性能方程的兩種技術(shù)?；诜抡娴姆椒ɡ肧PICE系列的電路仿真器在每個(gè)迭代點(diǎn)上對(duì)電路進(jìn)行仿真，故其具有設(shè)計(jì)精度高的優(yōu)點(diǎn)。但由于每次迭代都需要調(diào)用仿真器，要耗費(fèi)大量的CPU時(shí)間，此外，此方法無法為設(shè)計(jì)者提供直觀的性能方程?；谛阅芊匠痰姆椒ǜ鶕?jù)一組電路性能方程，在每個(gè)迭代點(diǎn)上計(jì)算這組性能方程的值，因此其具有速度快的優(yōu)點(diǎn)；但在性能方程獲取時(shí)會(huì)對(duì)器件模型、電路模型以及方程進(jìn)行一些簡化操作，使得電路的性能

2、方程精度不夠高，故基于性能方程的方法存在著設(shè)計(jì)精度較差的缺點(diǎn)?；谏鲜鲈?，本文將重點(diǎn)研究基于性能方程的自動(dòng)優(yōu)化技術(shù)，在保持自身優(yōu)勢的同時(shí)，能有效地提高設(shè)計(jì)精度。 基于性能方程的自動(dòng)優(yōu)化技術(shù)主要由自動(dòng)建模和性能尋優(yōu)兩個(gè)部分組成，本文在這兩個(gè)層面上展開研究工作：(1)采用行列式冗余量消除算法，減少導(dǎo)納矩陣中元素的數(shù)目，從而減少電路性能方程的項(xiàng)數(shù)，提高方程的致密度，在保持性能方程精度的同時(shí)，有效地減少尋優(yōu)時(shí)間，提高優(yōu)化設(shè)計(jì)的效率。(

3、2)在基于時(shí)間—常數(shù)矩陣的零極點(diǎn)提取技術(shù)基礎(chǔ)上，提出了增益—零/極點(diǎn)分離的逼近技術(shù)，在減少電路性能符號(hào)性能方程復(fù)雜度的同時(shí)，保持較高的模型精度。接著針對(duì)性能尋優(yōu)，提出了基于小生境的自適應(yīng)遺傳算法，旨在增強(qiáng)算法的全局搜索能力和收斂速度，并通過一系列的測試函數(shù)實(shí)驗(yàn)來驗(yàn)證改進(jìn)算法的有效性，從而解決模擬電路的性能尋優(yōu)中的早熟和收斂問題。最后，在上述工作的基礎(chǔ)上，將自動(dòng)符號(hào)建模和遺傳尋優(yōu)技術(shù)編程為工具包，形成了采用符號(hào)性能方程評(píng)估電路性能、以改進(jìn)

4、遺傳算法作為搜索算法的自動(dòng)優(yōu)化解決方案。 本文采用上述技術(shù)優(yōu)化設(shè)計(jì)了增益增強(qiáng)型運(yùn)放和帶隙基準(zhǔn)電壓源。仿真結(jié)果表明：基于0.18μmCMOS工藝，運(yùn)放的開環(huán)增益、單位增益帶寬積、相位裕度和0.2％建立時(shí)間經(jīng)優(yōu)化設(shè)計(jì)后，與優(yōu)化前相比，分別提高了：1.11％(91dB)、6.7％(1.75GHz)、1.23％(57.5°)和15.3％(1.27ns)。在0.25 μm CMOS工藝下，基準(zhǔn)電壓源經(jīng)過優(yōu)化設(shè)計(jì)后，其電源抑制比的仿真結(jié)果為