智能卡AES加解密協(xié)處理器VLSI設計與實現(xiàn).pdf

1、本文以智能卡的加解密為應用背景，提出了AES加密算法的加密協(xié)處理器的設計方案。 首先，介紹了課題的研究意義，并詳細介紹了目前非接觸式智能IC卡系統(tǒng)組成、工作方式、安全技術的研究狀況。 在基于密碼算法技術的智能卡信息安全方面，選擇了高級加密標準（AES）作為非接觸式智能卡的加密算法。給出了AES加密算法的詳細的加密、解密原理和過程，并分析了算法的各種硬件實現(xiàn)結構的特點。針對智能卡中信息加密應用的特殊性，以降低面積和功耗作為

2、設計的最主要目標，選擇了內部流水線結構作為智能卡AES加密協(xié)處理器的結構，并對整個協(xié)處理器的硬件結構進行了改進，同時引入CSE優(yōu)化算法來降低硬件資源的消耗。AES算法過程中，密鑰擴展采用了同步擴展的方法產生輪密鑰，即在進行每一輪運算的同時產生下一輪輪密鑰，使得輪運算和密鑰擴展變換同步進行，并且密鑰擴展模塊又與字節(jié)替換模塊共享使用SBOX模塊，這樣就大大的節(jié)省了硬件資源。在上面的設計基礎上，將加密和解密進行了有效整合，進一步節(jié)省了硬件資源

3、。本文中設計的結構突出特點就是最大程度上實現(xiàn)了資源共享，減小了硬件面積。 在協(xié)處理器的結構設計基礎上，按照自頂向下（Top-Down）的設計方法，自底向上（Bottom-Up）的驗證方法，采用可綜合的VerilogHDL代碼，對設計的邏輯電路進行RTL描述。設計的RTL代碼首先使用Synopsys VCS進行了仿真，驗證了設計的功能正確性；然后將設計的RTL代碼讀入Synopsys Design Compiler，加入約束條件，