并行時鐘數(shù)據(jù)恢復芯片研究與設計.pdf

1、在超高速光纖通信系統(tǒng)中，并行傳輸已成為大幅度提高傳輸帶寬，突破電子技術瓶頸的一種有效方案。并行傳輸系統(tǒng)集成電路則成為研究的熱點。并行時鐘數(shù)據(jù)恢復電路是并行傳輸系統(tǒng)集成電路的關鍵部分，它的性能制約著整個并行通信的質(zhì)量，因此并行時鐘數(shù)據(jù)恢復電路的研究有著舉足輕重的地位。 本文對并行時鐘數(shù)據(jù)恢復電路的傳統(tǒng)實現(xiàn)方案進行了總結(jié)與歸納。根據(jù)其產(chǎn)生時鐘信號的方法，將其劃分為兩類：第一類并行時鐘數(shù)據(jù)恢復電路需要系統(tǒng)提供參考時鐘；第二類并行時鐘數(shù)

2、據(jù)恢復電路則由輸入數(shù)據(jù)中恢復時鐘信號，因而適用于系統(tǒng)不提供參考時鐘的場合。在第一類方案中，包含兩個關鍵的電路模塊，即時鐘產(chǎn)生單元和數(shù)據(jù)恢復單元。在第二類方案中，雖然也包含兩個電路模塊，即時鐘恢復電路和數(shù)據(jù)恢復電路，但這兩個電路一般被合并為一個單元，即時鐘數(shù)據(jù)恢復電路。在時鐘產(chǎn)生單元、數(shù)據(jù)恢復單元以及時鐘數(shù)據(jù)恢復單元的設計中，鎖相環(huán)技術占有重要的地位。時鐘產(chǎn)生、時鐘恢復可以通過鎖相環(huán)來實現(xiàn)。數(shù)據(jù)恢復單元中，也可以利用鎖相環(huán)實現(xiàn)數(shù)據(jù)一時鐘的

3、相位調(diào)整。為此，本文對鎖相環(huán)技術進行了有針對性的介紹，重點論述了與這些單元電路設計相關的鎖相環(huán)原理與設計方法。本文研究了上述時鐘產(chǎn)生單元、數(shù)據(jù)恢復單元以及時鐘數(shù)據(jù)恢復單元，并利用深亞微米CMOS集成電路工藝設計并實現(xiàn)了一系列適用于并行時鐘數(shù)據(jù)恢復電路的關鍵芯片。 首先研究了第一類并行時鐘數(shù)據(jù)恢復電路中的時鐘產(chǎn)生單元。并利用TSMC標準的0.25μm CMOS工藝，設計并實現(xiàn)了一個全集成的1.244GHz鎖相環(huán)時鐘倍頻/產(chǎn)生單元。

4、該鎖相環(huán)可用于為并行數(shù)據(jù)恢復電路提供參考時鐘信號。在鎖相環(huán)電路的設計中，提出并運用了一種新的鎖相環(huán)相位噪聲的行為級模擬方法，優(yōu)化了該鎖相環(huán)的相位噪聲性能。實測顯示，該芯片的核心功耗僅為12mw，輸出時鐘信號均方抖動為6.1ps，單邊帶相位噪聲在10kHz頻偏處為-106dBc/Hz。實測結(jié)果與行為仿真結(jié)果吻合的較好，驗證了行為仿真方法的有效性。 其次研究了第一類并行時鐘數(shù)據(jù)恢復電路中的數(shù)據(jù)恢復單元。設計了一種新型的數(shù)據(jù)恢復電路。

5、該電路可以自動調(diào)整輸入數(shù)據(jù)和時鐘的相位關系，使數(shù)據(jù)判決發(fā)生在最佳采樣時刻，從而降低了誤碼率。應用該電路實現(xiàn)并行時鐘數(shù)據(jù)恢復電路，可以改善噪聲性能，減少并行數(shù)據(jù)恢復電路的高速輸出。并可以實現(xiàn)并行輸入數(shù)據(jù)的位同步。采用TSMC標準的0.18μm CMOS工藝，設計并實現(xiàn)了一個全集成的2.5Gb/s數(shù)據(jù)恢復電路。芯片面積為0.46mm<'2>。輸入2<'31>-1 PRBS序列，恢復出的2.5 Gb/s數(shù)據(jù)的均方抖動為3.3ps。在保證誤碼率

6、低于10<'-12>的前提下，測得該數(shù)據(jù)恢復電路的輸入靈敏度小于20mV。 同時研究了第二類并行時鐘數(shù)據(jù)恢復電路中的時鐘數(shù)據(jù)恢復單元。指出實現(xiàn)這一類電路的關鍵是設計一個性能優(yōu)良、芯片面積和功耗都較小的單通道時鐘數(shù)據(jù)恢復電路。同樣采用TSMC標準的0.18μm CMOS工藝，設計并實現(xiàn)了一個全集成的2.5Gb/s時鐘數(shù)據(jù)恢復電路。該時鐘數(shù)據(jù)恢復電路由一個鎖相環(huán)實現(xiàn)時鐘恢復功能。通過對傳統(tǒng)Bang-Bang鑒相器加以改進，優(yōu)化了時鐘

7、恢復電路的相位噪聲性能。實測結(jié)果顯示，該芯片恢復出的2.5GHz時鐘，其均方抖動為2.4ps，頻偏10kHz處的單邊帶相位噪聲為-111dBc/Hz。該芯片內(nèi)部同時集成了一個2.5Gb/s數(shù)據(jù)判決電路，恢復出2.5 Gb/s數(shù)據(jù)的均方抖動為3ps。整個芯片的功耗為120mW。在討論運用上述單元實現(xiàn)兩類并行時鐘數(shù)據(jù)恢復電路的基礎上，提出了一種新的并行時鐘數(shù)據(jù)恢復電路方案。該方案適用于系統(tǒng)不提供參考時鐘的場合，屬于第二類并行時鐘數(shù)據(jù)恢復電路

8、。但吸取了第一類并行時鐘數(shù)據(jù)恢復電路的優(yōu)點，其電路規(guī)模、穩(wěn)定性均優(yōu)于傳統(tǒng)的第二類并行時鐘數(shù)據(jù)恢復電路，與第一類方案相當。新方案還可以提高噪聲性能。并可以實現(xiàn)并行輸入數(shù)據(jù)的位同步。采用TSMC標準的0.18μm CMOS工藝，設計并實現(xiàn)了一個基于新方案的全集成雙通道并行時鐘數(shù)據(jù)恢復電路。電路中調(diào)用了前文設計的2.5Gb/s時鐘恢復電路和2.5Gb/s數(shù)據(jù)恢復電路，輸入2路并行的2<'31>-1偽隨機序列(PRBS)數(shù)據(jù)，恢復出的2.5GH

9、z時鐘的均方抖動值為2.6ps，恢復出的兩路2.5Gb/s數(shù)據(jù)的均方抖動值分別為3.3ps和3.4ps。 本文的創(chuàng)新性工作包括：針對目前國內(nèi)外尚無文獻專門研究并行時鐘數(shù)據(jù)恢復的情況，對并行時鐘數(shù)據(jù)恢復的原理及電路實現(xiàn)方法作了一個系統(tǒng)的歸納，并分類進行了深入的研究；提出了一種新的用于鎖相環(huán)的相位噪聲性能優(yōu)化的行為級模擬方法，該方法非常適用于設計鎖相倍頻電路。進而實現(xiàn)第一類并行時鐘數(shù)據(jù)恢復電路中的時鐘產(chǎn)生電路；設計并實現(xiàn)了一種新型的