基于FPGA的IRIG_B碼基帶接收電路的實(shí)現(xiàn).pdf

1、本文通過(guò)對(duì)無(wú)線接收機(jī)、擴(kuò)頻通信、IRI G_B碼編碼原理及其應(yīng)用的理論分析與討論,基于FPGA設(shè)計(jì)實(shí)現(xiàn)了一種 IRIG_B碼基帶接收電路。采用通用時(shí)間編碼IRI G_B碼授時(shí),通信方式采用直接序列擴(kuò)頻通信,實(shí)現(xiàn)全數(shù)字基帶接收電路,包括接收信號(hào)的解調(diào)和解擴(kuò)、時(shí)間編碼IRIG_B碼的解碼設(shè)計(jì)以及解碼后時(shí)間信息的顯示。本設(shè)計(jì)采用Altera公司的CycloneⅣ系列芯片EP4CE115F29C7N為系統(tǒng)主控芯片,以FPGA的軟件平臺(tái) Quar

2、tusⅡ11.1為工具,用Verilog HDL硬件語(yǔ)言編寫模塊,整個(gè)工程采用top_down(自頂向下)的設(shè)計(jì)方法,其硬件電路均在開發(fā)板DE2-115上實(shí)現(xiàn),采用QuartusⅡ11.1內(nèi)嵌邏輯分析儀SignalTapⅡ Logic Analyzer來(lái)驗(yàn)證設(shè)計(jì)結(jié)果。
　　本研究分為兩大部分,前半部分為基帶接收電路,采用直接序列擴(kuò)頻通信方式還原原始時(shí)間編碼信號(hào)IRI G_B碼,包括信號(hào)的解調(diào)和解擴(kuò)。解調(diào)采用現(xiàn)在廣泛應(yīng)用的Costa

3、s環(huán),包括直接數(shù)字式頻率合成器DDS(Direct Digital Synthesizer),低通濾波器LPF(Low Pass Filter),鑒相器PD(Phase Detector)及環(huán)路濾波器LP(Loop Filter);解擴(kuò)利用數(shù)字結(jié)構(gòu)的匹配濾波器來(lái)實(shí)現(xiàn)。后半部分是時(shí)間編碼I RIG_B碼的解碼設(shè)計(jì)以及解碼后時(shí)間信息的顯示部分,全部解碼工作包括時(shí)鐘分頻、邊沿脈沖產(chǎn)生、高電平脈寬計(jì)數(shù)、碼元值判定、準(zhǔn)秒時(shí)刻信號(hào)1PPS判定、準(zhǔn)秒