eda課程設(shè)計報告---出租車計價器

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1、　　課程設(shè) 計　　課程設(shè)計名稱：出租車計價器 　　專業(yè) 班級 　　學(xué) 生姓名： 　　學(xué) 號：

2、 　　指導(dǎo) 教師： 　　課程設(shè)計時間： 　　1 設(shè)計任務(wù)及要求　　出租車計價器根據(jù)乘客乘坐汽車行駛距離

3、和等候時間的多少進行計價,并在行程中同步顯示車費值。從起步開始，行程3公里內(nèi)，且等待累計時間2分鐘內(nèi)，起步費10元；3公里以外以每公里1.6元計費，等待累計時間2分鐘外以每分鐘1.5元計費。并能顯示行駛公里數(shù)、等待累計時間、總費用。設(shè)計的主要技術(shù)指標(biāo)：（1）計價范圍：0—999.9元計價分辨率：0.1元（2）計程范圍：0—99公里計程分辨率：1公里（3）計時范圍：0—59分計時分辨率：1分本次設(shè)

4、計中假設(shè)出租車的速度傳感器具有出租車每行駛1Km提供1000個脈沖信號的特性。當(dāng)行駛速度小于等于2KM/h時為等待。本設(shè)計的最終任務(wù)是顯示出租車的等待時間和行駛里程，并計算出所需費用。根據(jù)要求需要進行如下分工，首先要有一個分頻模塊（ＦＰＱ）產(chǎn)生系統(tǒng)工作用的基準(zhǔn)信號1HZ，供系統(tǒng)中的有關(guān)模塊計時用。其次要有一個判斷等待與否的模塊（DDPB），再者就是要有計時和計程模塊（ＤＤＳＪ和ＬＣＪＳ），最后要有計費模塊和顯示譯碼模塊（ＪＦＺ和ＹＩＭＡ

5、）。　　2設(shè)計原理及總體框圖　?。?）設(shè)計總體框圖　　圖１　總設(shè)計框圖　?。?）設(shè)計總原理圖　　圖２設(shè)計總原理

6、圖　　設(shè)計總原理：測控FPGA芯片通過采集速度傳感器脈沖信號WCLK進行行駛里程計算，利用外部脈沖信號CLK1產(chǎn)生標(biāo)準(zhǔn)時鐘信號，用來計算等待時間，最后根據(jù)行駛里程、等待時間來計算計價值。并用譯碼電路顯示行駛里程、等待時間和計價值。　　3 程序設(shè)計　　1．VHDL語言簡單介紹&

7、lt;/p>　　VHDL語言（VHSIC Hardware Description Language，甚高速集成電路硬件描述語言）是一種設(shè)計、仿真、綜合的標(biāo)準(zhǔn)硬件描述語言，是對可編程邏輯器件進行開發(fā)與設(shè)計的重要工具，其優(yōu)點是：支持自上而下和基于庫的設(shè)計，支持范圍廣，具有多層次描述系統(tǒng)硬件功能的能力。VHDL語言已成為IEEE的一種工業(yè)標(biāo)準(zhǔn)，是實現(xiàn)信息系統(tǒng)硬件開發(fā)所必備的知識和技能。VHDL程序結(jié)構(gòu)的顯著特點是

8、，任何一個工程設(shè)計或稱設(shè)計實體（可以是一個門電路、一個芯片、一塊電路板乃至整個系統(tǒng)）都可以分成內(nèi)外兩個部分，外面的部分稱為可視部分，用實體來說明端口特性；里面的部分稱為不可視部分，用結(jié)構(gòu)體來說明其內(nèi)部功能和算法，由實際的功能描述語句組成。　　2、模塊程序及相應(yīng)說明　　（1）分頻器模塊<p

9、>　　--FPQ.VHD　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　USE IEEE.STD_LOGIC_AR

10、ITH.ALL;　　ENTITY FPQ IS　　PORT(CLK: IN STD_LOGIC; --CLK=100HZ　　CLK1HZ: OUT STD_LOGIC); --CLK1HZ=1HZ　　END ENTITY FPQ;

11、　　ARCHITECTURE ART OF FPQ IS　　SIGNAL CNT50: INTEGER RANGE 0 TO 49;　　SIGNAL CLK1: STD_LOGIC;　　BEGIN　　PROCESS(

12、CLK)　　BEGIN　　IF CLK'EVENT AND CLK='1' THEN　　IF CNT50=49 THEN　　CNT50<=0;

13、　　CLK1<= NOT CLK1; --進行100分頻　　ELSE　　CNT50<=CNT50+1;　　END IF;　　END IF;

14、　　CLK1HZ<=CLK1;　　END PROCESS;　　END ART;　　由于現(xiàn)實我們只有某些頻率的信號，而可能沒有我們需要的頻率的信號，因此我們需要用到分頻器來用已有頻率的時鐘信號來產(chǎn)生我們需要的頻

15、率的時鐘信號。本實驗是將100HZ的信號分頻后產(chǎn)生1HZ的基準(zhǔn)時鐘信號。　　（2）等待判別模塊　　--等待判別模塊DDPB.VHD　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;</p&

16、gt;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　ENTITY DDPB IS　　PORT(START,WCLK,CLK1HZ: IN STD_LOGIC;

17、DDBZ: OUT STD_LOGIC);　　END DDPB;　　ARCHITECTURE ART OF DDPB IS　　SIGNAL T1min :STD_LOGIC;　　SIGNAL WCLK1: STD_LOGIC_VECT

18、OR(7 DOWNTO 0);　　BEGIN　　PROCESS(START,CLK1HZ) --產(chǎn)生1分鐘的周期性信號　　VARIABLE CNT60: STD_LOGIC_VECTOR(7 DOWNTO 0);

19、　　BEGIN　　IF START='1' THEN　　CNT60:="00000000";　　T1min<='0';　　ELSIF CLK1HZ'EVENT AND CLK1HZ=&#

20、39;1' THEN　　IF CNT60="00111100" THEN --CNT60=60　　T1min<='1';　　CNT60:="00000000";　　ELSE</

21、b>　　CNT60:=CNT60+'1';　　T1min<='0';　　END IF;　　END IF;　　E

22、ND PROCESS;　　PROCESS(START,WCLK,T1min) --對WCLK進行一分鐘內(nèi)上升沿的計算　　BEGIN　　IF START='1' THEN　　WCLK1<="000000

23、00";　　ELSIF WCLK'EVENT AND WCLK='1' THEN　　IF T1min='1' THEN　　WCLK1<="00000000";　　ELSE<

24、/b>　　WCLK1<=WCLK1 +'1';　　END IF;　　END IF;　　END PROCESS;　　PROCES

25、S(WCLK1,T1min) --當(dāng)速度小于等于6Km/h時產(chǎn)生等待信號　　BEGIN　　IF T1min'EVENT AND T1min='1' THEN　　IF WCLK1<="01100100" THEN --

26、wclk1<=100　　DDBZ<='1';　　ELSE　　DDBZ<='0';　　END IF ;&l

27、t;b>　　END IF;　　END PROCESS;　　END ART;　　汽車啟動開始計價后，等待時間和行駛時間的價格不一樣，因此要產(chǎn)生等待時間的標(biāo)志，本設(shè)計根據(jù)WCLK脈沖和時間信號CLK1HZ，來判斷汽車行駛的速度是否小于等于6KM,如果是，

28、則產(chǎn)生等待標(biāo)志。　　（3）等待時間計算模塊　　--等待計時模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC

29、_UNSIGNED.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　ENTITY DDJS IS　　PORT(START,CLK1HZ,DDBZ: IN STD_LOGIC;　　DDSJ:OUT STD_LOGIC_VECTOR(7 DOWNTO

30、 0);　　SJBZ: OUT STD_LOGIC);　　END DDJS;　　ARCHITECTURE ART OF DDJS IS　　SIGNAL T1min :STD_LOGIC;　　S

31、IGNAL FS,FG: STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN　　PROCESS(START,CLK1HZ) --產(chǎn)生1分鐘的周期性信號　　VARIABLE CNT60: STD_LOGIC_VECTOR(7 DOWNTO 0);<

32、;/p>　　BEGIN　　IF START='1' THEN　　CNT60:="00000000";　　T1min<='0';　　ELSIF CLK

33、1HZ'EVENT AND CLK1HZ='1' THEN　　IF CNT60="00111100" THEN　　T1min<='1';　　CNT60:="00000000";<b

34、>　　ELSE　　CNT60:=CNT60+'1';　　T1min<='0';　　END IF;　　END IF;

35、;　　END PROCESS;　　PROCESS(START,DDBZ,T1min)　　BEGIN　　IF START='1' THEN　　FS<="0000"; FG&

36、lt;="0000";　　ELSIF T1min'EVENT AND T1min='1' THEN --一分為單位計算等待時間　　IF DDBZ='1' THEN --有等待標(biāo)志信號產(chǎn)生時開始等待時間的計算　　IF FG=2 AND FS=0 THEN

37、　　SJBZ<='1'; --等待時間等于兩分鐘時產(chǎn)生時間標(biāo)志信號　　END IF;　　IF FG=9 THEN FG<="0000";　　IF FS=5 THEN FS<=&q

38、uot;0000";--當(dāng)時間為59分鐘時清零　　ELSE　　FS<=FS+'1';　　END IF;　　ELSE</p

39、>　　FG<=FG+'1';　　END IF;　　END IF;　　END IF;　　END PROCESS

40、;　　DDSJ(7 DOWNTO 4)<= FS;　　DDSJ(3 DOWNTO 0)<= FG;　　END ART;　　根據(jù)產(chǎn)生的等待標(biāo)志進行計時計算，當(dāng)?shù)却龢?biāo)志DDBZ=‘1’時，利用產(chǎn)生的分脈沖進行以分為單位的等待時

41、間計算。　?。?）里程計算模塊　　--里程計算模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE I

42、EEE.STD_LOGIC_UNSIGNED.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　ENTITY LCJS IS　　PORT(START,WCLK,DDBZ: IN STD_LOGIC;　　LCZ:OUT STD_LOGIC_VECTO

43、R(7 DOWNTO 0);　　LCBZ: OUT STD_LOGIC);　　END LCJS;　　ARCHITECTURE ART OF LCJS IS　　SIGNAL QMZ :STD_LOGIC_VECTOR(7 DOWNTO

44、0);　　SIGNAL FS,FG: STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN　　PROCESS(START,WCLK)　　VARIABLE MZ: STD_LOGIC_VECTOR(11 DOWNTO

45、 0);　　BEGIN　　MZ:="000000000000";　　QMZ<=QMZ+'1'; --千米數(shù)計算　　IF QMZ>=3 THEN

46、;　　LCBZ<='1'; --當(dāng)行駛里程大于3Km時產(chǎn)生標(biāo)志信號　　END IF;　　ELSE　　MZ:=MZ+'1'; --米數(shù)計算

47、;　　END IF;　　END IF;　　END IF;　　END PROCESS;　　LCZ<=QMZ;&

48、lt;p>　　END ART;　　當(dāng)DDBZ=‘0’時，汽車處于行駛過程中，根據(jù)ＷＣＬＫ脈沖（汽車行駛１Ｍ產(chǎn)生一個脈沖）計算行駛里程。由于行駛里程分辨率為１公里，因此需要先以米為單位計算到１ＫＭ時行駛里程再加１。　?。?）計費值模塊

49、　　--計費模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL

50、;　　ENTITY JFZ IS　　PORT(START: IN STD_LOGIC;　　LCZ:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　DDSJ:IN STD_LOGIC_VECTOR(7 DOWNTO 0);<

51、p>　　JJZ:OUT INTEGER RANGE 0 TO 9999);　　END ENTITY JFZ;　　ARCHITECTURE ART OF JFZ IS　　SIGNAL JFZ1 : INTEGER RANGE 0 TO 9999;　　SIGNAL LC

52、Z1,DDSJ1,DDSJ2,DDSJ3 : INTEGER RANGE 0 TO 199;　　BEGIN　　LCZ1<=CONV_INTEGER(LCZ); --里程值　　DDSJ2<=CONV_INTEGER(DDSJ(7 DOWNTO 4));DDSJ3&

53、lt;=CONV_INTEGER(DDSJ(3 DOWNTO 0));　　DDSJ1<=DDSJ2*10+DDSJ3; --等待時間計算　　PROCESS(START,LCZ,DDSJ) 　　BEGIN　　IF START=

54、'1' THEN --車啟動顯示起步價　　JFZ1<=100;　　ELSIF DDSJ1<=2 AND LCZ1<=3 THEN --車行駛中的費用計算　　JFZ1<=100;　　ELSIF DDSJ1>2 AND LCZ

55、1<=3 THEN　　JFZ1<=100+(DDSJ1-2)*15;　　ELSIF DDSJ1>2 AND LCZ1>3 THEN　　JFZ1<=100+(LCZ1 - 3)*16 + (DDSJ1 - 2)*15;　　EN

56、D IF; 　　END PROCESS;　　JJZ<=JFZ1;　　END ART;　　由行駛里程和等待時間，再根據(jù)計費標(biāo)準(zhǔn)進行計價值ＪＪＺ的計算。

57、;　　（6）譯碼顯示模塊　　--譯碼模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p&g

58、t;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　ENTITY YIMA1 IS　　PORT(LCZ:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　JJZ:IN INTEGER RANGE 0 TO 9999;<p&g

59、t;　　DDSJ:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　LCZSX,LCZGX,DDSJSX,DDSJGX,JJZBX,JJZSX,JJZXX: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　JJZGX: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));&

60、lt;p>　　END YIMA1;　　ARCHITECTURE ART OF YIMA1 IS　　SIGNAL LCZ1 : INTEGER RANGE 0 TO 99 ;　　SIGNAL LCZS,LCZG,JJZB,JJZS,JJZG,JJZX : INTEGER RANGE 0 TO 9 ;</

61、p>　　BEGIN　　DDSJSX<=DDSJ(7 DOWNTO 4); DDSJGX<=DDSJ(3 DOWNTO 0); --等待時間譯碼顯示　　LCZ1<=CONV_INTEGER(LCZ);　　END;

62、　　將等待時間ＤＤＳＪ、里程值ＬＣＺ和計價值ＪＪＺ的百位十位個位轉(zhuǎn)換成ＢＣＤ碼，通過譯碼器在七段數(shù)碼管中顯示出來。　　4 編譯及仿真　?。ǎ保┓抡孳浖uartus II的簡單介紹和說明　　隨著技術(shù)的發(fā)展，用戶對開

63、發(fā)工具的要求越來越高，Altera 公司適時推出了新的開發(fā)工具Quartus II 軟件。Quartus II 集成環(huán)境包括以下內(nèi)容：系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯器件(PLD)設(shè)計、綜合，布局和布線、驗證和仿真。　　Quartus II 集成環(huán)境除支持MAX 系列、FLEX 系列、ACEX1K 系列器件外，還支持Altera 公司的APEX20K 系列、Stratix 系列、Cyclo

64、ne 系列和MAX II 系列等新型CPLD/FPGA 器件。　　Quartus II 設(shè)計軟件根據(jù)設(shè)計者的需要提供了一個完整的多平臺開發(fā)環(huán)境，它包含整個FPGA 和CPLD設(shè)計階段的解決方案。Quartus II 軟件的開發(fā)流程如下圖所示。　　圖３ QuartusII 軟件的開發(fā)流程　?。ǎ玻?/p>

65、仿真波形圖　　圖４　　等待判別模塊波形圖　　圖５　里程值計算模塊波形　　圖６　等待時間計算模塊波形圖　　圖７　計價值模塊波形圖　　圖８　譯碼模塊波形圖　　圖９　　頂層文

66、件波形圖　　5 硬件調(diào)試與結(jié)果分析　　通過對設(shè)計電路的分析，該實驗可選擇NO.0號電路進行硬件驗證，鍵3對應(yīng)于START輸入信號，WCLK對應(yīng)于CLK2，CLK1對應(yīng)于CLK0，八個數(shù)碼管作為等待時間、里程值和計價值的顯示用。選定電路圖之后，再選擇ACEX1K/EP1K30TC144-3器件，輸出信號進行引腳鎖定。下載完成后便可進行硬件驗證和調(diào)試。由于本

67、次課程設(shè)計我用的是Quartus Ⅱ軟件，下載出現(xiàn)問題，不能下載。就遺憾的沒有進行硬件驗證。下面是仿真時序圖：　　圖10 仿真時序圖　　譯碼過程由于有時間延遲和中間信號替換，導(dǎo)致仿真時序圖出現(xiàn)一些混亂值，但持續(xù)時間很短，不影響譯碼顯示。　　6 參考文獻

68、　?。?）黃智偉. FPGA系統(tǒng)設(shè)計與實踐電子工業(yè)出版社 2005.1　　（2）焦素敏. EDA課程設(shè)計指導(dǎo)書河南工業(yè)大學(xué) 2008.2　?。?）焦素敏. EDA技術(shù)基礎(chǔ) 清華大學(xué)出版社 2009.8　?。?）譚會生.EDA技術(shù)綜合應(yīng)用實例與分析西安電子科技大學(xué)出版社 2004.1

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