課程設(shè)計(jì)-- 交通燈控制器設(shè)計(jì)

1、<p>　　課 程 設(shè) 計(jì) 報(bào) 告 </p><p>　　課程名稱 PLD原理與應(yīng)用 </p><p>　　設(shè)計(jì)題目 交通燈控制器設(shè)計(jì) </p><p>　　專 業(yè) 通信工程 </p><p>　　班 級(jí)

2、 </p><p>　　學(xué) 號(hào) </p><p>　　姓 名 </p><p>　　完成日期 2012-12-21

3、 </p><p><b>　　一．設(shè)計(jì)目的.</b></p><p>　?。?）運(yùn)用VHDL(Verilog)語(yǔ)言編寫(xiě)模塊程序。</p><p>　?。?）鞏固課堂所學(xué)的組合邏輯電路，時(shí)序邏輯電路及其有關(guān)的應(yīng)用，如計(jì)數(shù)器，分頻器。</p><p>　?。?）提高實(shí)踐及運(yùn)用意識(shí)。</p><p>

4、　　二．設(shè)計(jì)任務(wù)及要求.</p><p><b>　　基本模型：</b></p><p>　　設(shè)交通燈信號(hào)控制器用于主干道公路的交叉路口，要求是優(yōu)先保證主干道的暢通，因此，平時(shí)處于“主干道綠燈，支道紅燈”狀態(tài)。</p><p>　?。?）當(dāng)處于“主干道綠燈，支道紅燈”狀態(tài)：</p><p>　?、?主干道有車要求通行，支

5、道也有車要求通行時(shí)，若主干道通行時(shí)間大于等于30秒則切換到“主黃，支紅”，4秒后自動(dòng)切換到“主紅，支綠”。</p><p>　?、?主干道無(wú)車要求通行，支道有車要求通行時(shí)，立即切換到“主黃，支紅”，4秒后自動(dòng)切換到“主紅，支綠”。</p><p>　　其它情況保持“主綠，支紅”狀態(tài)。</p><p>　　（2）當(dāng)處于“主干道紅燈，支道綠燈”狀態(tài)：</p>

6、<p>　?、?支道有車要求通行時(shí)，保持“主紅，支綠”狀態(tài)，但最多保持30秒，然后自動(dòng)切換到“主紅，支黃”狀態(tài)4秒，之后自動(dòng)切換到“主綠，支紅”狀態(tài)。</p><p>　　② 支道無(wú)車要求通行時(shí)，立即切換到“主紅，支黃”狀態(tài)，4秒之后，自動(dòng)切換到“主綠，支紅”狀態(tài)。</p><p>　?。?）利用八位七段管碼顯示模塊其中的2位實(shí)現(xiàn)時(shí)間顯示。</p><p&

7、gt;　?。?）擴(kuò)展要求：自主設(shè)計(jì)（如改變時(shí)間顯示方式，豐富控制邏輯等）</p><p>　　三．設(shè)計(jì)原理及方案.</p><p><b>　　1.總體設(shè)計(jì)框圖</b></p><p><b>　　2.原理概述：</b></p><p>　　（1）由于主干道，支干道的交通燈均在綠，黃，紅三種狀態(tài)之間

8、有順序的轉(zhuǎn)換，組合共有四種。所以，利用狀態(tài)機(jī)按照設(shè)定的條件實(shí)現(xiàn)“主綠，支紅” 、“主黃，支紅” 、“主紅，支綠”、“主紅，支黃”4種狀態(tài)之間的切換。</p><p>　　(2)因?yàn)榧t黃綠燈之間轉(zhuǎn)換有時(shí)間限制，所以要有計(jì)數(shù)器，可用七段數(shù)碼管顯示模塊，由于時(shí)間是兩位數(shù)，所以只需要八位七段管碼顯示模塊其中的2位實(shí)現(xiàn)時(shí)間顯示。</p><p>　　(3)由于實(shí)驗(yàn)室提供的基準(zhǔn)頻率為50MHZ,所以得

9、用分頻器得到所需要的頻率。</p><p>　　四、VHDL 功能語(yǔ)言實(shí)現(xiàn)程序：</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　ent

10、ity traffic is</p><p>　　port(clk: in std_logic;</p><p>　　A1,B1,C1,D1,A2,B2,C2,D2:out std_logic;</p><p>　　AR,AY,AG,BR,BY,BG,oe:out std_logic);</p><p><b>　　end;<

11、/b></p><p>　　architecture arch of traffic is</p><p>　　type states is (s3,s2,s1,s0);</p><p>　　signal state: states:=s0;</p><p>　　signal next_state: states:=s0;</p&

12、gt;<p>　　signal count: std_logic_vector(2 downto 0);</p><p>　　signal count0: std_logic_vector(3 downto 0);</p><p>　　signal count1: std_logic_vector(3 downto 0);</p><p>　　sign

13、al data0: std_logic_vector(3 downto 0);</p><p>　　signal data1: std_logic_vector(3 downto 0);</p><p>　　signal light: std_logic_vector(5 downto 0);</p><p>　　signal en,load,carry: std_

14、logic;</p><p><b>　　begin</b></p><p>　　p1:process(clk,load)</p><p><b>　　begin</b></p><p>　　if rising_edge(clk) then</p><p>　　if load

15、='1' then</p><p>　　count0<=data0;</p><p>　　elsif count0="0000" then</p><p>　　count0<="1001";</p><p><b>　　else</b></p>

16、;<p>　　count0<=count0-'1';</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process p1;</p><p>　　p2:process(clk)&l

17、t;/p><p><b>　　begin</b></p><p>　　if clk='0' then</p><p>　　if count0="0000" then</p><p><b>　　en<='1';</b></p>&l

18、t;p><b>　　else</b></p><p><b>　　en<='0';</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end pr

19、ocess p2;</p><p>　　p3:process(clk,en)</p><p><b>　　begin</b></p><p>　　if (rising_edge(clk) AND en='1') then</p><p>　　if load='1' then</p&g

20、t;<p>　　count1<=data1;</p><p>　　elsif count1="0000" then</p><p>　　count1<="0001";</p><p><b>　　else</b></p><p>　　count1<=

21、count1-'1';</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process p3;</p><p>　　p4:process(clk)</p><p><b&

22、gt;　　begin</b></p><p>　　if(falling_edge(clk)) then</p><p>　　if(count0="0000" and count1="0000") then</p><p>　　load<='1';</p><p>　　

23、state<=next_state;</p><p><b>　　else</b></p><p>　　load<='0';</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p>

24、<p>　　end process p4;</p><p>　　p5:process(state)</p><p><b>　　begin</b></p><p>　　case state is</p><p>　　when s0=>light<="001100";</p

25、><p>　　next_state<=s1;</p><p>　　data0<="0000";</p><p>　　data1<="0101";</p><p>　　when s1=>light<="010100";</p><p>

26、　　next_state<=s2;</p><p>　　data0<="0101";</p><p>　　data1<="0000";</p><p>　　when s2=>light<="100001";</p><p>　　next_state<

27、;=s3;</p><p>　　data0<="0101";</p><p>　　data1<="0011";</p><p>　　when s3=>light<="100010";</p><p>　　next_state<=s0;</p>

28、<p>　　data0<="0101";</p><p>　　data1<="0000";</p><p><b>　　end case;</b></p><p>　　end process p5;</p><p>　　A1<=count0(0);B

29、1<=count0(1);C1<=count0(2);D1<=count0(3);</p><p>　　A2<=count1(0);B2<=count1(1);C2<=count1(2);D2<=count1(3);</p><p><b>　　oe<='0';</b></p><p&

30、gt;　　AR<=light(5);</p><p>　　AY<=light(4);</p><p>　　AG<=light(3);</p><p>　　BR<=light(2);</p><p>　　BY<=light(1);</p><p>　　BG<=light(0);<

31、/p><p><b>　　end arch;</b></p><p><b>　　五、仿真波形如下：</b></p><p>　　六、開(kāi)發(fā)板引腳連接序號(hào)參考表：</p><p><b>　　七、設(shè)計(jì)總結(jié)：</b></p><p>　　在實(shí)驗(yàn)室先后下載多次，第

32、一次時(shí)燈亮但數(shù)碼管不能正常顯示，經(jīng)科協(xié)楊許豪耐心的多次調(diào)試，重新檢查并更改管腳，最終還是失敗，顯示器數(shù)字顯示不對(duì)，而led指示燈正常工作，之后，楊許豪幫助檢查程序，認(rèn)為程序的編寫(xiě)與開(kāi)發(fā)板硬件接口有出處。</p><p>　　在設(shè)計(jì)過(guò)程中遇到不少問(wèn)題，如編寫(xiě)的程序，編寫(xiě)的模塊與開(kāi)發(fā)板相關(guān)元件引腳不協(xié)調(diào)，引腳連接沒(méi)掌握，接線步驟不熟悉等問(wèn)題?？傮w感覺(jué)就是：學(xué)得不夠，知識(shí)真需要不斷學(xué)習(xí)和更新。同時(shí)，也感覺(jué)到書(shū)本知識(shí)與實(shí)

33、際問(wèn)題及需要結(jié)合的難處，但也激發(fā)了我這方面的興趣，提高了理論結(jié)合實(shí)際的意識(shí)。通過(guò)為期一周的課程設(shè)計(jì)，我應(yīng)用所學(xué)數(shù)字電子技術(shù)和自學(xué)的VHDL語(yǔ)言順利得完成了交通燈控制器的設(shè)計(jì)。期間，我查閱里很多相關(guān)書(shū)籍，學(xué)習(xí)了VHDL語(yǔ)言，并利用它設(shè)計(jì)了符合設(shè)計(jì)要求的計(jì)數(shù)器，分頻器，狀態(tài)機(jī)等。不僅鞏固了課堂知識(shí)，而且有效的和實(shí)際結(jié)合在了一起，擴(kuò)展了所學(xué)知識(shí)和見(jiàn)識(shí)。</p><p><b>　　八、參考文獻(xiàn)</b&g

34、t;</p><p>　　[1] 潘松,黃繼業(yè).EDA技術(shù)實(shí)用教程[ M ].北京:科學(xué)出版社, 2002. </p><p>　　[2] 楊君,王景存.基于VerilogHDL的流水線的設(shè)計(jì)方法及應(yīng)用[J].武漢科技大學(xué)學(xué)報(bào)(自然科學(xué)版) ,2002.</p><p>　　[3] 張 原編著，可編程邏輯器件設(shè)計(jì)及應(yīng)用，機(jī)械工業(yè)出版社,2010.</p>